摘要：1 # Makefile for SystemVerilog Lab6 2 PKG = 3 TSCALE = -timescale="1ns/100ps" 4 RTL= ../../rtl/router.v 5 BADRTL= ../../rtl/bad/router.v 6 SVTB = ./router_test_top.sv ./router_io.sv ./test.sv ... 阅读全文

摘要：YNOPSYS VCS Makefile文件编写与研究 这个Makefile是synopsys提供的模板，看上去非常好用，你只要按部就班提供实际项目的参数就可以了。我们来看这个文件的头部说明： makefile 其实完全可以用csh或其他脚本来编写，只是VCS使用的linux内置的make命令定义了 阅读全文

摘要：数字芯片和FPGA的验证。主要是其中的功能仿真和时序仿真。 验证中通常要搭建一个完整的测试平台和写所需要测试用例。而verilog这种硬件描述语言是出于可综合成电路的目的设计出来的，所以它在书写测试平台和测试用例是不够方便的（测试平台和用例不需要综合成电路）。而SV正是由于它不需要满足可综合性，所以 阅读全文

摘要：1、对于信号几种赋值方式的区别： 2、随机数方法和函数 $urandom_range() 语法：$urandom_range(int unsigned maxval,int unsigned minval = 0); 功能：返回一个在maxval和minval之间的无符号整数 Example: $u 阅读全文

摘要：1、ntb_template -t router router.v 执行该命令会生成3个文件（命令中router.v是dut） a、router.if.vrh,包含信号端口的方向（相对于dut）、位宽，可将此信号加上类型(logic或者bit)，去掉方向，作为interface中的信号声明。将此信号 阅读全文