摘要：verilog中，一般： input默认为wire型； output信号可以是wire型，也可以是reg型（在always或initial中被赋值）； inout是双向信号，一般将其设为tri型，表示其有多个驱动源； 测试脚本编写步骤：1、例化 2、激励 3、结果 在测试脚本中： input—>re 阅读全文

摘要：常用命令：1、clc——清空窗口命令（The Command Windows）；2、clf——清空当前图像窗口中的内容；3、clear——在工作空间窗口(The workspace browser)中变量用clear清除；4、克隆运算符：first:incr:last 第一个值：增量：最后一个值>>... 阅读全文

摘要：1、INL精度(Interger Nonliner，Linearity error),积分线性度：ADC在所有的数值点上对应的模拟值和真实值之间误差最大的那一点的误差值。即输出偏离线性的最大距离，单位LSB。说明：理解为单值数据误差，对应该点模拟数据由于元器件及结构造成的不能精确测量产生的误差。例子... 阅读全文

摘要：1、端口：PORTA 6位 双向口 方向寄存器 TRISA = 1 输入 = 0 输出注：... 阅读全文

摘要：1、概念电气上等效为一个电容和一个电阻并联再串联一个电容的二端网络，有两个谐振点，较低的频率是串联谐振，较高的频率是并联谐振。这两个频率接近，再很窄的频率范围内，晶振等效为一个电感，只要在晶振的两端并联上合适的电容就可以组成并联谐振电路。2、选择与负载电容值相等的并联电容，就可以得到晶振标称的谐振频... 阅读全文