摘要： 【转】http://www.asicdv.com/ 一个UVM验证平台可以看成由多个模块组合在一起的，这和以前的verilog代码，以及verilog结合其它各种语言的验证手段在理念上是一样的，最大的不同就是这些模块不再是函数或者过程，而是一个个对象，其实仔细想想如果想实现继承，多态等等这些功能，类 阅读全文

摘要： `ifndef MY_DRIVER__SV `define MY_DRIVER__SV class my_driver extends uvm_driver; function new(string name = "my_driver", uvm_component parent = null); super.new(name, parent); endfunctio... 阅读全文

摘要： module dut(clk, rst_n, rxd, rx_dv, txd, tx_en); input clk; input rst_n; input[7:0] rxd; input rx_dv; output [7:0] txd; output tx_en; reg[7:0] ... 阅读全文

摘要： Modelsim SE-64 10.2c 自带编译好的uvm-1.1d 脚本new_run.do 自动运行脚本 uvm库 uvm-1.1d.tar.gz 实例 new_test.rar 阅读全文