02 2023 档案
AXI4_LITE总线vivado2019.1官方模板源码（verilog实现）
摘要：AXI lite总线读写时序 1. AXI_SLAVE源码 `timescale 1 ns / 1 ps module myip_v1_0_S00_AXI # ( // Users to add parameters here // User parameters ends // Do not mo 阅读全文
posted @ 2023-02-01 22:41 lmore 阅读(793) 评论(0) 推荐(0)