笔记：计算机组成原理

网课：计算机组成原理哈工大刘宏伟

第1章计算机系统概论

1.1 计算机系统简介

计算机系统由软件和硬件组成。
- 硬件：计算机的实体，如主机、外设等
- 软件：由具有各类特殊功能的信息（程序）组成
  - 系统软件：用来管理整个计算机系统
    - 标准语言库、语言处理系统、操作系统、服务型程序、数据库管理系统、网络软件
  - 应用软件：按任务需要编制成的各种程序
    - 科学计算程序、数据处理程序、过程控制程序、事务管理程序
多级层次结构的计算机系统

1.2 计算机的基本组成

冯·诺依曼计算机的特点
1. 计算机由五大部件组成
  - 运算器、存储器、控制器、输入设备、输出设备
2. 指令和数据以同等地位存放于存储器内，可按地址寻访
3. 指令和数据均用二进制数表示
4. 指令由操作码和地址码组成
  - 操作码：表示操作的性质
  - 地址码：表示操作数在存储器中的位置
5. 存储程序
6. 机器以运算器为中心
冯·诺依曼计算机的硬件框图
1. 运算器：算术运算、逻辑运算
2. 存储器：存放数据和程序
3. 控制器：控制、指挥程序
4. 输入设备：将信息转换成机器能识别的形式
5. 输出设备：将结果转换成人们熟悉的形式
以存储器为中心的计算机硬件框图

现代计算机的硬件框图

系统复杂性管理的方法（3Y）
- 层次化（Hierarchy）：将被设计的系统划分为多个模块或子模块
- 模块化（Modularity）：有明确定义的功能和接口
- 规则性（Regularity）：模块更容易被重用

计算机的工作步骤

上机前的准备

建立数学模型
确定计算方法
编制解题程序
- 操作码表示机器所执行的各种操作
- 地址码表示参加运算的数在存储器内的位置

计算机的工作过程

主存储器

由存储体、MAR、MDR组成

组成	解释
存储单元	存放一串二进制代码
存储字	存储单元中二进制代码的组合
存储字长	存储单元中二进制代码的位数
MAR	存储器地址寄存器，反映存储单元的个数2n
MDR	存储器数据寄存器，反映存储字长

运算器
- 由ALU、ACC、MQ、X组成
加法减法乘法除法

ACC 被加数及和被减数及差乘积高位被除数及余数

MQ 乘数及乘积低位商

X 加数减数被乘数除数
控制器
- 由PC、IR、CU组成
组成作用解释

PC 取值存放当前欲执行指令的地址

IR 分析存放当前欲执行的指令

CU 执行控制单元
I/O

以取数指令为例
1. 程序首地址->PC
2. 取值 PC->MAR->M->MDR->IR
3. 分析 IR->CU
4. 执行 IR->MAR->M->MDR->ACC

1.3 计算机硬件的主要技术指标

机器字长
- CPU一次能处理数据的位数，与CPU中的寄存器位数有关
运算速度
- 主频
- 核数，每个核支持的线程数
- 吉普森法，每条指令的执行时间以及它们在全部操作中所占的百分比
- CPI，执行一条指令所需时钟周期数
- MIPS，每秒执行百万条指令
- FLOPS，每秒浮点运算次数
存储容量
- 存放二进制信息的总位数

分类	组成
主存容量	存储单元个数×存储字长
	字节数
辅存容量	字节数

第2章计算机的发展及应用

2.1 计算机的产生和发展

摩尔（Moore）定律
- 微芯片上集成的晶体管数目每3年翻两番

2.2 计算机的应用

科学计算和数据处理
工业控制和实时控制
网络技术
1. 电子商务
2. 网络教育
3. 敏捷制造
虚拟现实
办公自动化和管理信息系统
CAD/CAD/CIMS
多媒体技术
人工智能

2.3 计算机的展望

芯片集成度提高所受三大限制
1. 芯片集成度受物理极限的制约
2. 按几何级数递增的制作成本
3. 芯片的功耗、散热、线延迟
如何代替传统的硅芯片

新型计算机	如何代替
光计算机	利用光子代替电子进行运算和存储
DNA生物计算机	通过控制DNA分子间的生化反应
量子计算机	利用原子所具有的量子特性

第3章系统总线

3.1 总线的基本概念

计算机系统的五大部件之间的互连方式有两种
1. 分散连接：各部件之间使用单独的连线
2. 总线连接：将各部件连到一组公共信息传输线上
总线：是连接各个部件的信息传输线，是各个部件共享的传输介质
总线上信息的传输：串行传输总线、并行传输总线
单总线结构框图

面向CPU的双总线结构框图

以存储器为中心的双总线结构框图

3.2 总线的分类

类型	解释
片内总线	芯片内部的总线，如寄存器与寄存器之间、寄存器与算术逻辑单元ALU之间
系统总线	计算机各部件之间的信息传输线（CPU、主存、I/O设备）
系统总线-数据总线	双向传输，其位数与机器字长、存储字长有关
系统总线-地址总线	单向传输，与存储单元、I/O地址有关
系统总线-控制总线	单向传输，发出各种控制信号，有出有入
通信总线	用于计算机系统之间或计算机系统与其他系统之间的通信，分为串行通信和并行通信

3.3 总线特性及性能指标

总线物理实现

总线特性

总线特性	解释
机械特性	指总线在机械连接方式上的一些性能
电气特性	指总线的每一根传输线上信号的传递方向和有效的电平范围
功能特性	指总线中没跟传输线的功能
时间特性	指总线中的任一根线在什么时间内有效

总线性能指标

总线性能指标	解释
总线宽度	数据总线的根数
标准传输率	每秒传输的最大字节数（MBps）
时钟同步/异步	总线上的数据与时钟是否同步工作
总线复用	一条信号线分时传送两种信号，如地址总线与数据总线复用
信号线数	地址总线、数据总线和控制总线的数量总和
总线控制方式	突发工作、自动配置、仲裁方式、逻辑方式、计数方式
其他指标	负载能力、电源电压、总线宽度能否扩展

总线标准
- 定义：系统与各模块、模块与模块之间的一个互联的标准界面
- 目的：为了使系统设计简化，模块生产批量化，确保其性能稳定，质量可靠，实现可移化，便于维护
总线标准分类
- ISA总线：系统总线
- EISA总线：对ISA总线完全兼容
- VESA总线：局部总线
- PCI总线：局部总线，性能高，兼容性好，即插即用，支持多主设备能力，可扩充，现在计算机最常用的总线之一
- AGP总线：局部总线
- RS-232C总线：串行通信总线标准
- USB总线：设备总线，串行接口总线标准，即插即用，连接能力强，标准统一

3.4 总线结构

单总线结构

多总线结构
- 双总线结构
  - 通道：具有特殊功能的处理器,可对I/O设备统一管理
- 三总线结构
  - DMA总线：用于高速I/O设备与主存之间直接交换信息
- 三总线结构的又一形式
- 四总线结构
总线结构举例
- 传统微型机总线结构
- VL-BUS局部总线结构
- PCI总线结构
- 多层PCI总线结构

3.5 总线控制

总线上所连接的各类设备
- 主设备：对总线有控制权
- 从设备：只能响应从主设备发来的总线命令，对总线没有控制权
总线判优控制
- 集中式：将控制逻辑集中在一处（如在CPU中）
- 分布式：将控制逻辑分散在与总线连接的各个部件或设备上
集中式总线判优控制
- 链式查询
  - 优点：连线简单，易于拓展
  - 缺点：对电路故障最敏感，优先级低的设备很难获得请求
- 计数器定时查询
  - 优点：设备优先级设置更灵活，对电路故障不敏感
  - 缺点：连线及控制过程较复杂
- 独立请求方式
  - 优点：响应速度快，优先次序控制灵活
  - 缺点：控制线数量多，总线控制更复杂
总线通信控制
- 目的：解决通信双方协调配合的问题
- 总线传输周期：完成一次总线操作所需的时间

阶段	解释
申请分配阶段	主模块申请，总线仲裁决定
寻址阶段	主模块向从模块给出地址和命令
传数阶段	主模块和从模块交换数据
结束阶段	主模块撤销有关信息

总线通信的四种方式

通信方式	解释
同步通信	由统一时标控制数据传送
异步通信	采用应答方式，没有公共时钟标准
半同步通信	同步、异步结合
分离式通信	充分挖掘系统总线每个瞬间的潜力

同步通信
- 特点：控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降
- 适用：适用于总线长度较短、各部件存取时间比较一致的场合
异步通信
- 特点：控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率
- 分类：不互锁、半互锁、全互锁
半同步通信
- 特点：既可以像同步通信一样由统一时钟控制，又可以像异步通信一样允许传输时间不一致，效率介于两者之间
- 适用：适用于系统工作速度不高但各类设备速度差异较大的系统
分离式通信
- 特点：
  1. 各模块有权申请占用总线
  2. 采用同步方式通信，不等对方应答
  3. 各模块准备数据时，不占用总线
  4. 总线被占用时，无空闲
- 适用：适用于大型计算机系统

第4章存储器

4.1 概述

存储器按存储介质分类
- 半导体存储器，TTL、MOS，易失
- 磁表面存储器，磁头、载磁体，非易失
- 磁芯存储器，硬磁材料、环状元件，非易失
- 光盘存储器，激光、磁光材料，非易失
存储器按存取方式分类
- 存取时间与物理地址无关（随机访问）
  - 随机存储器RAM，可读可写
  - 只读存储器ROM，只读
- 存取时间与物理地址有关（串行访问）
  - 顺序存取存储器，磁带
  - 直接存取存储器，磁盘
按在计算机中的作用分类
存储器的三个主要性能以及三者的关系

缓存-主存层次和主存-辅存层次

缓存-主存	主存-辅存
解决速度问题	解决容量问题
主存储器	虚拟存储器
实地址/物理地址	虚地址/逻辑地址

4.2 主存储器

4.2.1 概述

主存的基本组成

主存与CPU之间的联系

主存中存储单元地址的分配
- 编址地址：字节

主存的技术指标
- 存储容量：主存能存放二进制代码的总位数
- 存储速度：由存取时间和存取周期来表示
  - 存取时间：启动一次存储器操作到完成该操作所需的全部时间，分为读出时间和写入时间
  - 存取周期：存储器进行连续两次独立的存储器操作所需的最小间隔时间，分为读周期和写周期
  - 通常存取周期大于存取时间
- 存储器带宽：单位时间内存储器存取的信息量，单位为位/秒

4.2.2 主存储器

半导体存储芯片的基本结构
- 组成：存储矩阵、译码驱动电路、读/写电路
- 地址线单向输入，数据线双向输入
- 地址线和数据线的位数共同反应存储芯片的容量
- 控制线主要有读/写控制线和片选线两种
  - 读/写控制线决定芯片有读/写操作
  - 片选线用来选择存储芯片

半导体存储芯片的译码驱动方式
- 线选法
- 重合法

4.2.3 随机存取存储器（RAM）

静态RAM（SRAM）
- 保存0和1的原理是什么？
  - 利用双稳态触发器T1-T4存放0和1
- 基本单元电路的构成是什么？
- 对单元电路如何读出和写入？
- 典型芯片的结构是什么样子的？
- 静态RAM芯片如何进行读出和写入操作？

动态RAM（DRAM）
- 保存0和1的原理是什么？
  - 利用电容是否有电来存放0和1
- 基本单元电路的构成是什么？
  - 三管式和单管式
- 对单元电路如何读出和写入？
- 典型芯片的结构是什么样子的？
- 动态RAM芯片如何进行读出和写入操作？
- 动态TAM为什么要刷新，刷新方法？
  - 刷新：先将原存信息读出，再由刷新放大器形成原信息并重新写入的再生过程
  - 刷新周期：一般取2ms
  - 刷新与行地址有关，是一行行刷新的
    - 集中刷新：在规定的一个刷新周期内，对全部存储单元集中一段时间逐行进行刷新，此刻必须停止读/写操作
      - 死区&死时间率
    - 分散刷新：对每行存储单元的刷新分散到每个存取周期内完成
      - 不存在死时间，但存取周期变长，系统速度降低
- 异步刷新：是前两种方式的结合 - 既可缩短死时间，又能充分利用最大刷新间隔为2ms的特点

动态RAM和静态RAM的比较

	动态RAM	静态RAM
存储原理	电容	触发器
集成度	高	低
芯片引脚	少	多
功耗	小	大
价格	低	高
速度	慢	快
刷新	有	无
用途	主存	Cache

4.2.4 只读存储器（ROM）

种类	特点
掩模ROM（MROM）	用户无法修改
PROM	一次性编程
EPROM	多次性编程，紫外线全部擦写，价格便宜，集成度高
EEPROM	多次性编程，电可擦写，局部擦写，全部擦写
Flash Memory（闪存）	比EEPROM快，具备RAM功能

4.2.5 存储器和CPU的连接

存储器容量的扩展
- 位拓展：增加存储字长
- 字拓展：增加存储字的数量
- 字、位拓展：既增加存储字的数量，又增加存储字长
存储器与CPU的连接
- 步骤：
  1. 地址线的连接
  2. 数据线的连接
  3. 读/写命令线的连接
  4. 片选线的连接
  5. 合理选择存储芯片
  6. 其他（时序、负载）

4.2.6 存储器的校验

编码的最小距离：任意两组合法代码之间二进制位数的最少差异
- 检测能力与编码的最小距离有关
- L：编码的最小距离
- D：检测错误的位数
- C：纠正错误的位数

汉明码的组成
- 奇偶检验、分组校验
汉明码的纠错过程
- 对传送后的汉明码形成新的检测位Pi(i=1,2,3,4,8,……)，根据Pi的状态，便可直接指出错误的位置

4.2.7 提高访存速度的措施

采用高速器件、采用层次结构Cache-主存、调整主存结构（主要）
单体多字系统
- 在一个存取周期内，从同一地址取出4条指令，然后在逐条送至CPU执行
- 可以增大存储器带宽，提高存储器工作速度。
- 前提是，指令和数据在主存内必须是连续存放
多体并行系统
- 采用多提模块组成的存储器，每个模块具有相同的容量和存取速度，各自具有独立的寄存器(MAR)，数据寄存器(MDR)，地址译码，驱动电路和读写电路
- 高位交叉
- 低位交叉
高性能存储芯片
- SDRAM（同步DRAM）
  - 在系统时钟的控制下进行读出和写入，CPU无需等待
- RDRAM
  - 主要解决存储器带宽的问题
- 带Cache的DRAM
  - 有利于猝发式读取

4.3 高速缓冲存储器

为什么要使用Cache：避免CPU“空等”现象

容量速度

缓存小高

主存大低
Cache的工作原理
- 主存和缓存的编码
- 命中与未命中
  - 命中：主存块已调入缓存块，二者已建立对应关系，可直接访问Cache
  - 未命中：主存块未调入缓存块，二者未建立对应关系，需要重新调入Cache
- Cache的命中率：CPU欲访问的信息在Cache中的比率
  - 命中率与Cache的容量和块长有关
- Cache-主存系统的效率
  - 效率e与命中率有关
  - 社Cache命中率为h，访问Cache的时间为tc，访问主存的时间为tm：
  $访问的时间平均访问时间$
Cache的基本结构

Cache的读写操作
- Cache存储体：以块为单位与主存交换信息
- 地址映射变换机构：将CPU送来的主存地址转换为Cache地址
- 替换机构：当Cache内容已满无法接受来自主存块的信息时，由替换机构进行调整

posted @ 2020-05-03 11:33 不可以不喝冰美式阅读(631) 评论(0) 收藏举报

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