摘要： 最近做了一个项目，从RTL设计，到DC综合，再到后仿真，简单的设计确踩到不少坑，记录下遇到的问题 1、dc constrain 一定要定义好衍生时钟 定义主时钟和衍生时钟，后端会自动加上时钟tree；若对时钟做取反或者加使能操作，插入了组合逻辑，会让clock tree断掉，这时需要在新的时钟上定义 阅读全文

摘要： Modelsim添加sdf 数字后端modelsim后仿真 数字后端布局布线之后生成.v网表文件，可用Modelsim进行功能仿真； 首先综合用到的cell_lib库和IO_lib库，需要找生产厂商要对应库的.v文件添加到工程目录； 添加.v网表文件，和testbench.v，全部编译； 此时可进行 阅读全文