2020年4月11日
仿真编译时，tb顶层模块无逻辑（错误代码：12061）
摘要： 仿真时本来应该将.tb模块设置为顶层。但由于.tb模块中没有逻辑便会出现此错误。 纠正：将模块中的另一个.v文件设置为顶层模块即可。 阅读全文
posted @ 2020-04-11 18:10 园游会丶 阅读(730) 评论(0) 推荐(0)
verilog中定义的parameter参数的引用
摘要： /*******************IIC.v***************************/ module IIC( input clk, input rst_n, output reg sclk //分频后的时钟 ); parameter SYS_CLK = 25_000_000; 阅读全文
posted @ 2020-04-11 18:05 园游会丶 阅读(4607) 评论(0) 推荐(0)
DAC_TLV5618模块中产生任意偶数频率时钟SCLK
摘要： 如果其他工程的外部器件需要用到一个SCLK，并且该外部器件的时序图可通过序列机实现（如DAC_TLV5618），则可以通过稍微改动来产生一个可变的时钟SCLK。//************************************************************ // DAC_ 阅读全文
posted @ 2020-04-11 15:48 园游会丶 阅读(374) 评论(0) 推荐(0)