摘要：今天调试一个小模块，FPGA的24号引脚作为输入端，在此引脚上外部给一个恒定的0电平，理论上程序应该一直读为0电平，在开机的前10s，程序内部读取该引脚为0，可是10s后始终读取为1，而且问题可以重复再现。按照常规，首先检查24号引脚是否连接正常，粗看了一下，和外部的输入连接正常，再查看原理图，24号引脚的功能标注有两个，普通IO和RUP，这个RUP功能我之前从没用过，猜想可能是这个功能导致的，用户手册对RUP的解释是：作为近端端接时自动校准匹配电阻，此处省略一千字关于校准匹配的功能，关键是该引脚的上拉电阻只有50欧姆，"有可能是这个引脚上拉能力太强了把外部输入的低电平给拉高了吧？& 阅读全文

摘要：刚入驻博客园，先搬几篇近期原创的文章。时序优化中重要的一项就是提高模块的最高工作频率，工作频率由关键路径决定，通常的提高工作频率的步骤是：利用时序分析工具找到关键路径，分析关键路径主要延迟是布线延迟还是逻辑延迟，然后轮番十八般武器，如果是逻辑延迟过大就用逻辑切割，插入D触发器，如果布线延迟太长，则复制触发器，减小负载等等，按部就班后，有时可以明显改善，但很多时候由于设计需求所限不能插入触发器，或是面积受限无法复制触发器，这些程式化的优化方法收效就甚微了，此时，该怎么办呢？ 马克思爷爷曾经说过：“世上任何事物都不是孤立的，而是相互联系的，相互制约，相互作用”。受此启发，我们所看到的关键路径，并不 阅读全文