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2020年6月10日
SignalTap-II waiting for clock
摘要: 1. 检查时钟引脚配置(pin planner)引脚是否配置正确 2.检查硬件时钟输出,是否有波形 有源晶振通常上电就有输出,出问题可能性较小 无源晶振太容易出问题了,动不动就不振荡 两侧的电容大小是否配的相同? 两侧电容接法是否正常,通常两侧电容另一边接地较容易起振 3. STP的采样时钟 采样时
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posted @ 2020-06-10 16:24 Rem~~
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2020年6月7日
JTAG无法识别FPGA芯片型号 Error: Can't invoke Programmer to configure device
摘要: 连接JTAG的时候,下载器无法识别到芯片。 改变下载器的位置(甚至倾斜插入牛角座)会发现有一个角度会好使。 所以可能是由于下载器的连接不良导致的,USB-Blaster坏掉的可能性最大了。 今天调试电路的时候又出现这种情况。 仔细一查,发现连接FPGA的稳压芯片,其中有一个芯片输出电压值不对,甚至为
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posted @ 2020-06-07 22:26 Rem~~
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USB-Blaster无法识别问题
摘要: 第一次装quartus的版本是13.1,第一次装USB-Blaster也是这个时候,用的驱动都是13.1版本的,一切使用正常,电脑可以自动识别,quartus也可以识别USB-Blaster。 后来学习其他程序(古老程序)时,由于程序最初是使用9.0版本写的,用13.1编译都会出现一些莫名其妙的问题
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posted @ 2020-06-07 10:38 Rem~~
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2020年6月6日
Error (119013):Current license file does not support the EP*C*F*** device
摘要: 错误原因: 主要还是盗版软件的问题,破解环节出现问题。 解决方法: 1. 重新破解一遍吧! 有时候是这样的,下载Quartus软件的时候会同时出现x64和x32的运行图标,如果破解用的是Quartus II 13.1(64-bit)破、解、器,而打开程序用的是Quartus II 13.1(32-b
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posted @ 2020-06-06 22:15 Rem~~
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Error (261005): Can't find the instance. Download a design with SRAM Object File containing this instance.
摘要: 现象:STP在线调试的时候报错!芯片可以识别,但是无法运行分析(autorun analysis) 尝试了好多方法无果!! SignalTap-II 下载 .sof 文件时比较奇怪,文件明明特别大,但是5、6秒就下完了。 下载的现象是进度卡着不动,然后就突然下好了(并不知道到底下没下进去)。 尝试过
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posted @ 2020-06-06 22:07 Rem~~
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Error (169029): Pin ** is incompatible with I/O bank *. Pin uses I/O standard LVDS, which has a VCCIO requirement incompatible with that bank's VCCIO setting or its other pins that use VCCIO 3.3V.
摘要: 错误原因: 在同一BANK引脚配置中设置了不同电压值,然而同一组BANK(FPGAbank有8组)的引脚的值只能是相同的, 解决方法: 将同一BANK的引脚的电压值配置为相同即可。 注: 在 pin planner里面如果分配了引脚,但是还残留其他未分配的引脚也有这种状况出现。 所以说这种情况下把剩
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posted @ 2020-06-06 00:07 Rem~~
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2020年6月5日
Error (171173): Node *** from partition Top cannot preserve previous placement at *** and honor the location assignment to ***
摘要: 错误原因:修改引脚配置的时候top文件没有修改就默认为冲突,在程序比较复杂的时候往往会出现(实际上并没有什么错误)。 解决方法:只需要在top文件任意修改一个地方,加一个空格之类,然后保存然后再编译就可以通过,(假装修改过top文件即可)
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posted @ 2020-06-05 14:06 Rem~~
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2020年5月27日
Error (10278): Verilog HDL Port Declaration error at **.v(21): input port "**" cannot be declared with type "<a variable data type, e.g. reg>"
摘要: 错误原因:端口声明错误 解决办法:比如input端口不能被定义为reg类型
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posted @ 2020-05-27 21:03 Rem~~
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Error (10663): Verilog HDL Port Connection error at **.v
摘要: 错误原因:变量类型错误 解决办法:可将错误变量“ ** ”类型改为wire
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posted @ 2020-05-27 20:59 Rem~~
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Error (10028): Can't resolve multiple constant drivers for net "**" at **.v
摘要: 错误原因:在不同的always逻辑块中,对同一个reg变量进行了赋值,在多个alwasy逻辑块同时并行工作的时候,会出现冲突。 解决办法:对于一个变量,只在一个always块中,进行赋值,内部分别对同一个变量进行的赋值
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posted @ 2020-05-27 20:58 Rem~~
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