2024年1月19日
Verilog四则运算
摘要： verilog中进行四则运算时，需要注意区分原码补码的使用。 以加法运算为例，如果不对右值进行显式说明($signed)，则默认为无符号数，显式说明需完整，即对每一个右值都进行$signed描述，否则verilog将对混合运算的右值都当做无符号数进行运算，显式说明将失效。 不使用显式说明$signe 阅读全文
posted @ 2024-01-19 17:23 Lightmonster 阅读(24) 评论(0) 推荐(0) 编辑