2021年9月17日
verilog Signed与赋值形式
摘要： `timescale 1ns/1ps module test; reg signed[3:0] uu; reg signed[3:0] dd; reg [2:0] extract; reg [4:0] sum; initial begin uu=-7; dd=3; extract=uu[2:0] s 阅读全文
posted @ 2021-09-17 14:45 Lightmonster 阅读(425) 评论(0) 推荐(0) 编辑