摘要： 有负的值就离谱 为啥啊。。。 原来是 8的时候为1000 首位为1所以显示成负数了 好家伙。。。 那没事了 module net8( input wire clk, input wire rst, output reg [3:0]po_cnt); always @(posedge clk or po 阅读全文

摘要： if else 语句 case endcase 语句 if else 不宜叠加太多 会造成线路的延时过多 每一级都有延时 尽量不要多于8级 在fpga里都是对应的查找表 因为逻辑都是映射成查找表 多路选择器 一下子判断 没有先后顺序 满足便执行 always@(posedge clk) begin 阅读全文

摘要： 题目理解错误 以为都是在同一个代码中实现 。。。 阴错阳差的实现了循环 好家伙。。。 用移位运算符需要加一个循环代码 位拼接则不用 `timescale 1ns/1ns module tb_net7(); reg clk; reg rst; wire [7:0]po_a; initial clk=0 阅读全文