2021年7月
verilog base 做一个按键与LED电路模块仿真
摘要： FPGA开发中一共就两个类型 wire， reg input一定都是线型的 设定位宽 1位位宽可以不设定，默认就是一位的。 output可以是reg型 也可以是wire型 两个可综合语句 assign ， always语句 reg在always语句下编程 wire在assign语句下编程 testb 阅读全文
posted @ 2021-07-15 15:50 涛大林 阅读(340) 评论(0) 推荐(0)