摘要： 一.OCC缘由 何为全速测试(at speed test)：在工艺节点在130nm以下的时候，很多情形下的物理缺陷都是由于延时来引起的。 因此在对这种类型的chip做dft的时候，需要建立一个新的故障模型，业内称之为延时故障模型（time delay model）。 解决的方法就是全速测试，所谓的全 阅读全文

摘要： DDR SDRAM接口的示意图： CAC总线表示Command，Address，Control Pin，时序相对简单，单向单周期，通过以下命令约束： create_generated_clock -name DDRCLK \-source [get_pins UPLL0/CLKOUT] \-divi 阅读全文

摘要： From 老本 Benjamin RTL2GDS IO约束在顶层和模块级的主要命令都是以下几个，但是实际应用的复杂程度不可同日而语，本篇会先介绍模块级IO约束实战经验，然后讲解顶层IO约束复杂性，过程中会介绍DDR接口时序。 set_input_delayset_output_delayset_dr 阅读全文

摘要： From: 老本 Benjamin RTL2GDS 定义时钟 从最早的芯片规格定义分解出系统所需要的时钟和频率，以及各个模块需要的时钟和频率。 SoC的时钟一般是由PLL产生，然后经过时钟生成电路和分配网络，最终给具体的功能模块使用。 一般地，第三方IP供应商都会提供比较成熟的SDC，SoC集成时需 阅读全文