摘要：写verilog代码的时候太习惯下面的代码了always@(posedge clk or negedge rst_n)if(!rst_n)……else……对于这样的异步复位觉得太理所当然了，但是没怎么想过原因。今天看到有些系统专门针对复位写的module，才发现复位其实还是有些东西没那么理所当然的。... 阅读全文