摘要： 从D触发器的角度说明建立和保持时间上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号，低有效; D是信号输入端,Q信号输出端;这里先说一下D触发器实现的原理：(假设S和R信号均为高,不进行置位和清零操作)CP=0时: G3和G4关闭，Q3和Q4输出为’1’。那么G5和G6打开，Q5=D,Q6=/D。Q5,Q6 的信号随输入信号D的改变而变化; G1和G2构成一个SR锁存器，我们知道，当 SR锁存器的S、R的输入均为高的时候，锁存器的输出保持不变，所以Q和/Q保 持不变.CP从0跳变为1时: G3和G4打开,Q3=Q6=/D，Q4=Q5=D。由SR锁... 阅读全文