lanlingshan

摘要： 1、利用状态机的思想，将复杂的问题状态分清楚，（非诚勿扰有一个女博士曾谈到她IQ高，她喜欢对事物进行分类，分类的思想很重要）2、参考资料利用 （1）芯片用的是美国TI公司的TMS320C6713B，在看了官网提供的PDF后，有几个问题没看懂，没太注意 a、‡ P = 1/CPU clock frequency in ns. For example, when running parts at 225 MHz, use P = 4.4 ns. 后来才发现这个问题是导致几天来没有发现的关键致命问题。下面一段话来之互联网： “C6713 HPI在读写过程中，选通信号有效周... 阅读全文

摘要： www.asmyword.compcb layout中要完成网络表导入功能，最重要的就是要严格保持符号模型中的引脚的designator属性要与封装模型中焊盘的designator属性一致。也就是说用户可以为元器件的一个符号模型创建多个不同的封装模型，需要搞清楚一个概念，那就是：元器件的符号模型和封装模型可以是一对多，也可以是多对一。拿最简单的电阻封装来说，按照两个引脚焊盘间距的不同，电阻的封装也不同，前提是现实中要有电子厂商生产这种电阻。而元器件的一个封装模型同样可以对应不同的符号模型，这主要是因为在原理图的设计中，原理图的符号模型只是一种符号表示而已，可以不要求其外形与实际元器件保持一致。 阅读全文

摘要： Note: Do not compile any Altera model files that are located in the quartus/eda/sim_lib directory. Note: VHDL logical libraries have the names listed in the table. VHDL logical libraries have a _ver suffix. Logical Library NameLibrary DescriptionarriagxArriaGXarriagx_hssiArriaGX devices with tra... 阅读全文

摘要： 一、用Quartus内部的双口ram的时序时非阻塞的问题：cnt 1 /* 更新地址和数据 */ 2 reg [7:0]cnt; 3 always @(negedge wrclk_div or negedge reset)//时序电路 4 begin 5 if(!reset) 6 begin 7 wraddress_reg<=0; 8 wrdata<=0; 9 end 10 else if (~frame_end)//帧未传完 11 begin 12 if(~wrc... 阅读全文

摘要： Altera官网提供的时序图：Altera官网提供的模块：仿真程序：lpm_ram_dp_testbench 1 `timescale 1ns/1ns 2 `define clk_cycle 5 3 module testbench; 4 reg [15:0]data; 5 reg [6:0]wraddress; 6 reg wren; 7 reg [6:0]rdaddress; 8 reg rden; 9 reg wrclock;10 reg rdclock;11 12 reg clk_sys;13 wire [15:0]q;14 always #`clk_cycle clk_sys=~c. 阅读全文

摘要： 1、电平敏感量触发/边沿触发敏感量问题(阻塞赋值与非阻塞赋值的问题)：详细程序参看Verilog数字系统设计教程 夏宇闻 【第二版】第14章 深入理解阻塞和非阻塞赋值的不同 （1）、原则1：时序电路建模时，用非阻塞赋值 原则2：锁存器电路建模时，用非阻塞赋值 （2）、原则3：用always快描述组合逻辑时，应采用阻塞赋值语句 （3）、原则4：在同一个always快中描述时序和组合逻辑混合电路时，用非阻塞赋值 （4）、原则5：不要再同一个always快中同时使用阻塞和非阻塞赋值 （5）、原则6：严禁在多个always块中对同一个变量赋值 （6）、原则7：用$系统任务来显示，... 阅读全文

摘要： Abstract本文介紹使用ModelSim做前仿真，並搭配Quartus II與ModelSim作後仿真。Introduction使用環境：Quartus II 8.1 + ModelSim-Altera 6.3g由於FPGA可重複編程，所以不少開發人員就不寫testbench，直接使用Quartus II的programmer燒進開發板看結果，或者使用Quartus II自帶的Waveform Editor進行仿真，這種方式雖然可行，但僅適用於小project，若project越寫越大，Quartus II光做fitter就很耗時間，一整天下來都在作Quartus II編譯。比較建議的方式 阅读全文

摘要： 先记下来：1、不使用初始化语句；2、不使用延时语句；3、不使用循环次数不确定的语句，如：forever，while等；4、尽量采用同步方式设计电路；5、尽量采用行为语句完成设计；6、always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号；7、所有的内部寄存器都应该可以被复位；8、用户自定义原件（UDP元件）是不能被综合的。一：基本Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器，还有可能被优化掉。二：verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。 阅读全文

摘要： 在写SPI程序的时候，用Modelsim进行仿真的时序图是正确的，但是下载到板子时确不正确。总结一下几点：1：在仿真程序中可以用initial进行初始化，但是在下载到板子的程序中不能用initial进行初始化，采用reset进行初始化2：在快速的时序当中，程序写法不规范，就会导致延时的问题，从而导致产生预期想不到的波形。为避免意想不到的延时：（1）提高工作频率的本质就是减少寄存器到寄存器的延时，最有效的方法就是避免出现大的组合逻辑，也就是尽量满足四输入的条件，减少LUT级联的数量我们可以通过加约束，流水线，切割状态的方法提高工作频率。（2）一个模块尽量至用一个时钟，尽量不要使用计数器分频后的信 阅读全文

摘要： /************************************************************************************************ SPI MASTER* January 2007************************************************************************************************/`timescale 10ns/1nsmodule SPI_Master ( miso, mosi, sclk, ss, data_bus, CS, addr, 阅读全文