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摘要：www.asmyword.compcb layout中要完成网络表导入功能，最重要的就是要严格保持符号模型中的引脚的designator属性要与封装模型中焊盘的designator属性一致。也就是说用户可以为元器件的一个符号模型创建多个不同的封装模型，需要搞清楚一个概念，那就是：元器件的符号模型和封装模型可以是一对多，也可以是多对一。拿最简单的电阻封装来说，按照两个引脚焊盘间距的不同，电阻的封装也不同，前提是现实中要有电子厂商生产这种电阻。而元器件的一个封装模型同样可以对应不同的符号模型，这主要是因为在原理图的设计中，原理图的符号模型只是一种符号表示而已，可以不要求其外形与实际元器件保持一致。 阅读全文

摘要：Note: Do not compile any Altera model files that are located in the quartus/eda/sim_lib directory. Note: VHDL logical libraries have the names listed in the table. VHDL logical libraries have a _ver suffix. Logical Library NameLibrary DescriptionarriagxArriaGXarriagx_hssiArriaGX devices with tra... 阅读全文

摘要：一、用Quartus内部的双口ram的时序时非阻塞的问题：cnt 1 /* 更新地址和数据 */ 2 reg [7:0]cnt; 3 always @(negedge wrclk_div or negedge reset)//时序电路 4 begin 5 if(!reset) 6 begin 7 wraddress_reg<=0; 8 wrdata<=0; 9 end 10 else if (~frame_end)//帧未传完 11 begin 12 if(~wrc... 阅读全文

摘要：Altera官网提供的时序图：Altera官网提供的模块：仿真程序：lpm_ram_dp_testbench 1 `timescale 1ns/1ns 2 `define clk_cycle 5 3 module testbench; 4 reg [15:0]data; 5 reg [6:0]wraddress; 6 reg wren; 7 reg [6:0]rdaddress; 8 reg rden; 9 reg wrclock;10 reg rdclock;11 12 reg clk_sys;13 wire [15:0]q;14 always #`clk_cycle clk_sys=~c. 阅读全文