2023年1月20日
verilog组合逻辑电路之编码器/译码器
摘要： 1. 组合逻辑电路 1.1 组合逻辑划分 组合逻辑可以分为：always 模块的电平敏感信号触发； assign 关键字描述的数据流赋值语句。 ②电平敏感信号的always 模块几乎可以完成对所有组合逻辑电路的建模。敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性（注意通配符*的使 阅读全文
posted @ 2023-01-20 12:30 luckylan 阅读(958) 评论(0) 推荐(0)