摘要：数字系统有两大类有限状态机（Finite State Machine，FSM）：Moore状态机和Mealy状态机。Moore状态机 其最大特点是输出只由当前状态确定，与输入无关。Moore状态机的状态图中的每一个状态都包含一个输出信号。这是一个典型的Moore状态机的状态跳转图，x、y、z是输入，a、b、c是输出。 Mealy状态机 它的输出不仅与当前状态有关系，而且与它的输入也有关系，因而在状态图中每条转移边需要包含输入和输出的信息。状态编码 数字逻辑系统状态机设计中常见的编码方式有：二进制码（Binary码）、格雷码（Gray码）、独热码（One-hot码）以及二一十进制码（... 阅读全文

摘要：这是我从论坛上转载过来的，觉得写的还不错，暂时先转载过来，等有空的时候再验证下。转载地址：http://www.ourdev.cn/bbs/bbs_content.jsp?bbs_sn=1269705&bbs_page_no=12&bbs_id=1029控制说明： 1、电子琴：程序设计采用八个输入端口，分别与实验箱上的按键8~1引脚相连接，采用一个输出端口，与扬声器的引脚连接，时钟频率采用6MHz和4Hz。按键7~1分别用于中音的七个音符的发音（DO，RE，MI，FA，SO，LA，SI），按键8用于控制乐曲的播放。程序的编写采用状态机的编写方法，对按键的状态进行判断，对应相应的 阅读全文

摘要：转载： http://blog.ednchina.com/conan85420/431119/message.aspx本程序首先输出目标地址空间的数据，然后连续发起两次DMA传输，最后再次输出DMA传输后目标地址空间的数据。第二次发起可以在第一次DMA传输没有结束的情况下开始，不过要注意，两次的目标地址不能有重叠部分，否则发起会失败。#include <stdio.h>#include <stdlib.h>#include "unistd.h"#include "string.h"#include "io.h" 阅读全文

摘要：转载：http://blog.ednchina.com/conan85420/428608/message.aspx本实例在SDRAM中开辟了一个存储空间，无符号字符数组，通过DMA，将SDRAM中数据发送到on_chip ram中。其中可以通过串口监控DMA开始与结束目标地址空间的数据，此外也可以通过LED的状态，知晓DMA是否执行完毕。此外还可以通过Dubeg模式下，memory观察目标地址空间的数据变化。上图是发起DMA前，地址空间0x801000往后的地址全为零。上图是DMA传输完成后，地址空间0x801000往后的地址的数据变成红色，发生改变，数值与chr数组中元素的值一致，说明DM 阅读全文

摘要：转载：http://blog.ednchina.com/chactor/185802/message.aspx#92932最近练了一段时间的DMA传输，现做如下的总结，分享自己获得心得以及遇到的一些问题。 在系统运行时，当需要传输大量数据时，可以采用DMA的方式进行传输，以解脱出CPU来处理其他命令。 Nios II中的DMA传输有以下三种形式：1、 存储器到存储器这种情况下需要同时打开发送通道和接收通道，而且源地址和目标地址都是自增的。tx = alt_dma_txchan_open("/dev/dma_0");//打开发送通道dma_res = alt_dma_txch 阅读全文

摘要：【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 序列信号发生器一、原理 在数字电路中， 序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号.能产生这种信号的逻辑器件就称为序列信号发生器.根据结构不同,它可分为反馈移位型和计数型两种。移位型序列信号发生器是由移位寄存器和组合电路两部分构成，组合电路的输出，作为移位寄存器的串行输入。 计数型序列信号发生器能产生多组序列信号,这是移位型发生器所没有的功能.计数型序列信号发生器是由计数器和组合电路构成的。 本实验的目的就是设计一个序列信号发生器。设计产生序列11100100、11100100、·
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摘要：【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 顺序脉冲发生器一、原理 在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。 在数字系统中，常用来控制某些设备按照事先规定的顺序进行运算或操作。 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。顺序脉冲发生器分为计数器型顺序脉冲发生器和移位型顺序脉冲发生器。 计数器型顺序脉冲发生器一般用按... 阅读全文

摘要：【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 十进制加减法计数器一、原理 上面的一个实验我们介绍了二进制计数器, 这个实验我们介绍非二进制计数器。在非二进制计数器中我们最常用的就是十进制计数器。下面设计一个8421码十进制计数器为例该计数器可以通过一个控制信号决定计数器时加计数还是减计数，另外，该寄存器还有一个清零输入，低电平有效。还有一个load装载数据的信号输入，用于预置数据；还有一个C的输出，用于计数器的级联。其功能表如表1.1所示。二、实现在设计文件中输入Verilog代码 1 /****************************** 分频模.. 阅读全文

摘要：【连载】 FPGA Verilog HDL 系列实例Verilog HDL 之 4位二进制加减法计数器一、原理 计数器是数字系统中用的较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时等功能。 计数器的种类很多。按脉冲方式可以分为同步计数器和异步计数器；按进制可以分为二进制计数器和非二进制计数器；按计数过程数字的增减，可分为加计数器、减计数器和可逆计数器。 本实验就是设计一个4位二进制加减法计数器，该计数器可以通过一个控制信号决定计数器时加计数还是减计数，另外，该寄存器还有一个清零输入，低电平有效。还有一个load装载数据的信号输入，用于预置数据；还有一个C的输出，... 阅读全文