摘要： 一.如果要改变整个一条导线的宽度1.在find栏里选择Cline;2.在PCB中选择要改的导线，点击右键，选择Change Width 3.在对话框中输入你想要的线宽3.如果要改变整个导线中某一段导线的宽度1.在find栏里选择Cline Seg2.在PCB中选择要改的导线，点击右键，选择Change3.在对话框中输入你想要的线宽edit\change，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击需要修改的clineedit\change，find栏里选上cline,options里有个linewidth在框框中输入你需要的线宽，然后点击 阅读全文

摘要： PROPAGATION_DELAYPROPAGATION_DELAY这个设定主要用来对Net绝对长度的设定,如要求设定一组Net的长度要在Min Mil到 Max Mil之间的话,就可以用这种设定来完成.要求走线Net长度在Min与Max之间就正确,否则会有DRC错误提示设定步骤1. 点击菜单Edit>Properties2. 选择要设定的Net3. 选择PROPAGATION_DELAY4. 输入设定的值(下面会对值的写法作介绍)5. OK设定值的写法如果一个Net只有连接两个Pin就可以用下面这种语法:L : S : min : max , L:S 是固定格式就可以了,后面的min是 阅读全文

摘要： Allegro中修线的方法有很多种，这里重点介绍走线的移动和走线的替换，掌握这两种方法，基本可以完成电路板的修线工作。 走线的移动第1步：执行菜单命令Route->Slide，进入移动走线命令状态。第2步：右侧控制面板中打开Option标签，Bubble模式选择Hug preferred，Shove vias选择Off，如图8.32所示。第4步：鼠标移动到工作区中，单击要移动的走线，移动鼠标，调整走线的位置即可。第5步：完成一根走线调整后，鼠标单击其他需要调整的走线，继续调整。第6步：全部调整完毕后，在Allegro工作区单击鼠标右键，选择Done结束Slide命令。注意：对于有延时约束 阅读全文

摘要： 对于高速数据总线，如果芯片内部没有延时调节功能，通常使用蛇形走线来调整延时以满足时序要求，也就是通常所说的等长线。蛇形走线的目的是调整延时，所以这一类网络都有延迟或相对延迟约束。所以在做蛇形走线调整时，一定要打开延迟或相对延迟信息反馈窗口。下面说明具体操作步骤。第1步：手工布线，完成各个网络的连线（有等长要求的Match Group或者是有线长要求的网络），此时不必理会是否违反约束规则。第2步：按8.5节和8.6节方法打开延迟或相对延迟信息反馈窗口，以及动态显示走线长度的窗口。第3步：执行菜单命令Route->Delay Tune，该命令即为蛇形走线命令。控制面板中选项如图8.29所示， 阅读全文

摘要： 手工布线时还可以动态显示当前走线的长度，设置方法为执行菜单命令Setup->User preferences，打开User preferences Editor对话框。在Etch对应的环境变量中勾选环境变量allegro_etch_length_on。当走线时就会动态显示当前走线的长度，如图8.23所示。图8.23 动态显示走线的长度在Dynamic Length窗口中显示当前走线网络的起止点（引脚到引脚），如本例中R11.2表示当前网络起点为器件R11的引脚2，终点为器件U6的A3引脚。打开环境变量allegro_etch_length_on后，对于没有时间约束（延迟、相对延迟等）的网 阅读全文

摘要： 执行Route->connect命令，设置好控制面板中的内容。然后设置同时走线的GROUP包含哪些网络，有两种方法。第一种方法，如果几个网络是紧邻的，可以直接框选，选中的网络就会被包含在GROUP中，走线时几个网络被同时拉出。第二种方法，如果几个网络起点并不相邻时，单击鼠标右键，选择Temp group，依次点击想同时走线的网络起点焊盘，选完后单击右键选择complete，选中的网络被同时拉出。在群组布线时，可以设置各个走线之间的线距，改变控制线，转换为单根走线模式等，下面分别介绍。设置群组布线时的线距：群组走线过程中，单击鼠标右键，选择route spacing，弹出对话框。如图8.1 阅读全文

摘要： 在进行手工布线过程中，最重要的就是对控制面板中的各个选项进行设置，因此首先介绍控制面板中各个选项的含义。手工布线的命令为Route->connect，执行命令后，右侧控制面板如图8.14所示。手工布线时，最关键的是Option标签下的各个选项 图8.14 手工布线控制面板选项Act：走线过程中，显示及设置当前走线处于哪一层，可以使用下拉菜单设置。Alt：表示如果打过孔换层的话，走线换到哪一个层，可以使用下拉菜单设置。Via：显示当前布线的网络使用的默认过孔，如果在线宽规则中设置了多个过孔，下拉列表中会全部显示，使用下拉菜单选择换层时使用的过孔。Net：显示当前布线网络的名称。对... 阅读全文

摘要： 一、Allegro 铺铜1、建议初学者内电层用正片，因为这样就不用考虑flash焊盘，这时候所有的过孔和通孔该连内电层的就连到内电层，不该连的就不连。而如果用负片，那么如果做焊盘的时候如果没有做flash焊盘，那么板子就废了。2、在外层铺铜：shape –> rectangular 然后再option中进行设置 （1）、动态铜（dynamic copper） （2）、制定铜皮要连接的网络3、铺铜后如何编辑边界：shape –> edit boundary 就可以对铜皮就行修改边界4、如何删除铜皮：edit –> delete –> 在find中选择shape –> 阅读全文

摘要： 铺铜在设计PCB板时很重要，为了加深理解，笔者写下这篇学习的过程。首先要理解什么是正片和负片，结合网上的资料来理解一下：正片实际就是能在底片上能看到的就是存在的负片实际上就是在底片看到的就是不存在的 呵呵，梳理一下，正片和负片从名字上就看出是相反的，下面的二张图最能说明区别了，很容易理解。 上图是正片，黑色部分是铺铜，白色部分是过孔和焊盘。 上图是负片，白色空白部分是铺铜，而黑色区域是过孔或者焊盘。正片的优点是如果移动元件或者过孔需要重新铺铜，有较全面的DRC校验。负片的优点是移动元件或者过孔不需重新铺铜，自动更新铺铜，没有全面的DRC校验。 可以在上图看到热风焊盘，分为正热风焊盘和负热风焊. 阅读全文

摘要： script脚本文件在Allegro PCB DESIGN中能完成很多参数设定，功能很强大。使用script脚本我们能够快速定制自己的Allegro workbench environment.案例1：在Allegro中使用script脚本命令设置PCB绘图环境中的颜色。方法如下：step1.执行File->Script...命令，输入欲建立脚本的名称--my_color_set；step2.根据自己的需求设定颜色；step3.再次执行File->Script...命令，在打开的对话框中点击stop，完成颜色设置的脚本；step4.当在一个新建立的Allegro PCB DESIG 阅读全文

摘要： 【背景】铺铜是PCB布线的末尾环节，在PCB设计后期审查中，我们会检查走线的规则，但是铺铜后，不容易看见走线的效果，这时我们需要关闭铺铜显示，但是走线任然要显示。【解决方法】执行Setup->User Preference命令，在Categories中选择Shape，在右面的选项中勾选no_shape_fill。点击Apply，点击OK确认此项操作，效果如下图所示。 阅读全文

摘要： Allegro如何生成光绘文件-------------------制板用文件有钻孔文件和底片文件，最后给板厂的文件为：---------------------------普通二层板：nc_param.txt,ncdrill.tap(ncdrill.drl), 钻带文件 art_aper.txt, （光圈表及光绘格式文件）Aperture and artwork formatart_param.txt,（光绘参数文件）Aperture parameter texttop.art, （元件面布线层 Gerber 文件）Top(comp.)side artworkbottom.art,（阻焊面. 阅读全文

摘要： Allegro PCB 1.如何在allegro中取消花焊盘(十字焊盘)set up->design parameter ->shape->edit global dynamic shape parameters->Thermal relief connects ->Thru pins ,Smd pins -> full contact2.allegro 中如何设置等长setup -> constraints->electrical->net->routing->Min Max Propagation delays选择要等长的n 阅读全文

摘要： 阅读全文

摘要： 在制作封装之前，先确定你需要的焊盘，如果库中没有，那就要自己画了，(我就是自己画的)制作二极管1N5822 SMD，实际尺寸：480milX520mil一、添加元件焊盘1启动Allegro PCB Design 610，选择File—New，在弹出对话框中，输入封装命名W_LLFB，选择package symbol（自己制作封装）2选择layout—pins命令，对控制面板的options进行设置，Padstack中选好需要的焊盘SND315_157；在命令窗口输入x0 0，这样就把焊盘放到坐标原点；接着我输入x 0-354，放入了第二个焊盘，（354mil是实际两焊盘间的距离）。二、添加原件 阅读全文

摘要： PCB命名规则-allegro一、焊盘命名规则1、 贴片矩形焊盘 命名规则：SMD+长（L）+宽（W）（mil） 举例：SMD90X602、 贴片圆焊盘 命名规则：SMDC+焊盘直径（D）（mil） 举例：SMDC503、 贴片手指焊盘 命名规则：SMDF+长（L）+宽（W）（mil） 举例：SMDF30X104、 通孔圆焊盘 命名规则：PAD+焊盘外径（mil）+C+孔径（mil）+D 举例：PAD80C50D 注：D代表金属化孔，没有D代表非金属化过孔5、 通孔方焊盘 命名规则：PAD+焊盘外径（mil）+SQ+孔径（mil）+D 举例：PAD45SQ20D 注：D代表金属化孔，没有D代表 阅读全文

摘要： 手工建立电路板步骤（以某个四层板为例）：（1）file---new---board/board wizard来建立.brd电路板文件。设置名称和保存路径后，要设置绘图区域的大小，setup---drawing size，尺寸单位一般用mil，size选择other（自己定义，可变）。左下角的点坐标为-4000，-4000.整体的长和宽分别是18000和12000mil（电路板的实际尺寸为5400*4000）（2）添加电路板的板框（线宽设为0即可）。add---line，在右边栏中分别设置为board geometry 和outline。然后输坐标，右键---done结束。（3）倒脚。为了避免电 阅读全文

摘要： Autosilk top：最后出gerber的时候，自动生成的丝印层。会自动调整丝印位置，以及碰到阻焊开窗的地方，丝印会自动消失，避免露锡的地方涂上丝印（一般画丝印层的时候，焊盘上不会画上丝印，所以过孔焊盘上有丝印，也不会有什么影响。），所以我个人一般很少用到Autosilk top层，毕竟最后出丝印的时候，都需要调整位置。我一般直接用Silkscreen top。Silkscreen top：建库的时候，ref des放置的层，及PCB生产时，刷到板卡上的字符、器件外框或者公司LOGO等放置的层。我出gerber，一般直接出这一层。Assembly top：安装丝印层。因为有些公司需要出安装 阅读全文

摘要： Allegro 中SYMBOL 种类在Allegro 中, Symbol 有五种, 它们分别是Package Symbol 、Mechanical Symbol、Format Symbol、Shape Symbol、Flash Symbol。每种Symbol 均有一个Symbol Drawing File(符号绘图文件), 后缀名均为*.dra。此绘图文件只供编辑用, 不能给Allegro 数据库调用。Allegro 能调用的Symbol 如下:一、Package Symbol一般元件的封装符号, 后缀名为*.psm。PCB 中所有元件像电阻、电容、电感、IC 等的封装类型即为Package 阅读全文

摘要： ORCAD Capture CIS 一、建工程及设置　1、选主菜单 file->new->project ;弹出 project wizard 对话框，取名Myproject；Myproject.dsn 是数据库文件，下面包括 SCHEMATIC1 和 design cache 两个文件夹 design cache 文件夹下会出现该元件的名字路径等信息， 这时数据库中的元件缓存。 2、主菜单 ->option->preference ，点击后弹出设置参数面板如图 主菜单 ->option->design template 中可以设置题头、 字体大小、 页面尺 阅读全文

摘要： ORCAD Capture CIS 快捷键 I: 放大O: 缩小C: 以光标所指为新的窗口显示中心W: 画线On/OffP: 快速放置元件R: 元件旋转90°H: 元件标号左右翻转V: 元件标号上下翻转N: 放置网络标号J: 放置节点On/OffF: 放置电源G: 放置地B: 放置总线On/OffY: 画多边形E: 放置总线端口T: 放置TEXTPageUp : 上移一个窗口 Ctrl+ PageUp : 左移一个窗口PageDn : 下移一个窗口 Ctrl+ PageDn : 右移一个窗口Ctrl+F: 查找元件 Ctrl+E: 编辑元件属性Ctrl+C: 复制 Ctrl+V: 粘 阅读全文

摘要： 有了前面两个实例的铺垫，下面这个工程就要带大家尝试搭建一个基于MicroBlaze的应用。特权同学也是第一次接插Xilinx的嵌入式开发平台，跑了一个流程下来，正如所料，和Altera的SOPC Builder（今后主推Qsys）以及EDS相比，单从开发环境上来看是大同小异、换汤不换药的。如图1所示，其实在安装ISE软件的时候，由于我们选择了Embedded Edition（可参考手记2），那么在安装完成的程序菜单中，如图1所示，EDK（Embedded Development Kit）后有两个开发平台，即Xilinx Platform Studio（硬件开发平台，简称XPS）和Xilinx 阅读全文

摘要： 一、CRC码的FPGA实现之一CRC的原理实验目的学习用FPGA设计一个数据通信中常用的数据检错模块——循环冗余检验CRC模块，熟悉理解CRC的检错原理。实验原理循环冗余检验（CRC）算法原理（一）基本原理循环冗余检验（Cyclic Redundancy Check），是一种纠错能力很强，使用非常广泛的数据传输差错检错方法，是在串行通信中广泛采用的检验编码。CRC校验码的基本思想是利用线性编码理论，在发送端根据要传送的k位二进制码序列，以一定的规则产生一个校验用的监督码（既CRC码）r位，并附在信息后边，构成一个新的二进制码序列数共(k+ r)位，最后发送出去。在接收端，则根据信息码和CRC码 阅读全文

摘要： uC/OS-II（又名Micro C/OS）是基于嵌入式系统的完整的，可移植、可固化、可裁剪的可剥夺型实时内核，其已经广泛应用在航空飞行器、医疗设备、工业控制等可靠性和稳定性要求较高的场合。该内核的代码也是完全开源的，如果不做商业用途，完全免费。因此对于广大的嵌入式爱好者与工程师们而言，了解OS从uC/OS-II开始不失为一个很好的选择。特权同学最近在一边狂啃邵贝贝翻译的《嵌入式实时操作系统uC/OS-II》，一边动手在NIOS II上做一些实践，加深理解和认识。拿来自己设计的SF-NIOS2开发套件，使用第3个工程实例（《爱上FPGA开发》第6章的SOPC工程）进行了EDS上的uC/OS-I 阅读全文

摘要： 今天继续调试，又出现了新问题。在执行NIOS程序代码时，不能下载了：Pausing target processor: not responding. Resetting and trying again: FAILED downloading ELF process failednios工程在编译通过后RUN的过程中出现Error Running Nios II Project: ‘Downloading ELF Process failed’问题原因：1、nios2 cpu datamaster 没有和on chinp ram 连接 导致程序在系统ram上无... 阅读全文

摘要： 第一步 生成下载文件（bit文件）选择之前的工作目录，打开SDK。点击Program FPGA图标。将bootloop项改为Hello_World.elf。点击Program。此时可以不用连接下载器，我们仅仅只是需要用这个工具将Microblaze软核和Hello World工程合并到一个bit文件中。出现错误警告，不必在意。第二步 转换成MCS文件ISE打开MicroblazeTutor工程。双击ConfigueTarget Device，调用程序下载工具。iMPACT下载软件主界面。双击Create PROMFile，创建ROM下载文件。Step1选择SPI Flash -Configur 阅读全文

摘要： XPS：Xilinx Platform Studio，平台工作室。用于嵌入式处理器硬件部分的开发。SDK：Software Development Kit，软件开发套件。基于Eclipse平台，支持C/C++。MicroBlaze总线：MB实质上是一个IP核，这个IP核对外总线接口有PLB（包括一个DPLB和一个IPLB）、LMB（包括一个DLMB和一个ILMB）、FSL(8个FSL主、8个FSL从接口)、XCL（包括一个DXCL和一个IXCL）、MDM。即指令只能通过LMB/XCL/PLB的指令端口访问，速度由快到慢。PLB、LMB、FSL总线也是一个IP核，XCL内嵌两个FSL总线接口，是 阅读全文

摘要： 第七步 进入SDK开发环境编译完成后弹出如下对话框，选择SDK的工作目录。在MicroblazeTutor中创建一个Workspace文件夹，并选择该文件夹为SDK的工作目录。进入SDK主界面。第八步 使用SDK向导创建Hello World工程依次点选File – New –Xilinx C Project，选择创建新的C语言工程。选择Hello World模板，将工程名字改为Hello_World。首次创建工程，同时需要创建一个基于之前生成软核的库文件。修改名字为Spartan6_bsp。创建工程完成后的SDK界面图。第九步 生成可执行文件右键点击Hello_World工程，依次选择Run 阅读全文

摘要： 第四步 进入Platform Studio操作界面通过向导创建软核后，进入到PlatformStudio——内核开发环境。Platform Studio主界面如下图。在Ports项中，右键点击RS232，选择ConfigureIP，对串口进行配置。这里主要是设置波特率。选择115200。可以根据自己要求，选择不同的波特率。导出刚才创建的软核平台。选择Export Only，仅仅只导出平台。Console中显示Done!说明软核平台导出完成。第五步 返回到ISE界面进行操作关闭Platform Studio，进入ISE界面，如下图。右键点击mb_system，选择Add Copyof Sourc 阅读全文

摘要： 在使用FPGA时，有时会用到它做为主控芯片。对于习惯于单片机及C语言开发的人，使用FPGA做主控芯片，首先还是想到它的嵌入式软核功能。如果能够基于Microblze软核进行C语言程序的开发，相对于使用生疏的Verilog语言进行项目的开发，将会起到事半功倍的效果。下面就如何使用ISE创建Microblaze软核，写一个简单的入门教程。教程以图片为主，辅以简单的文字进行说明。我使用的是Xilinx Spartan 6系列的FPGA，开发环境为ISE13.3。第一步 先创建一个ISE工程工程名字为MicroblazeTutor。在这里根据自己的硬件平台进行选择对应的FPGA型号。根据自己开发习惯， 阅读全文

摘要： 一 、占空比50%的任意奇数分频 如果要实现占空比为50%的三分频时钟，可以通过待分频时钟下降沿触发计数，和上升沿同样的方法计数进行三分频，然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算，即可得到占空比为50%的三分频时钟。这种方法可以实现任意的奇数分频。归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数选定到某一个值进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿触发输出时钟翻转选定值相同值时，进行输出时钟时钟翻转，同样经过（N-1）/2时，输出时钟.. 阅读全文

摘要： ISE 设计套件 11.1 版本中提供了众多全新的 IP 内核。数学函数：Multiply Adder v2.0 —— 执行两个操作数的乘法，并采用 XtremeDSP™ 解决方案切片将完全精确的乘积与第三个操作数相加（或相减）。Multiply Accumulator v2.0 —— 接受两个操作数，即一个乘数和一个被乘数，获得的乘积用 XtremeDSP 片加上（或减去）上一个结果。 视频和图像处理：Color Correction Matrix v1.0 —— 高度优化的常量系数矩阵乘法核心，使用 XtremeDSP 切片校正视频数据流的色彩；Color Filter Array Int 阅读全文

摘要： 时钟---锁相环1.Xilinx DCM数字时钟管理模块（Digital Clock Manager，DCM）是基于Xilinx的其他系列器件所采用的数字延迟锁相环（DLL，Delay Locked Loop）模块。在时钟的管理与控制方面，DCM与DLL相比，功能更强大，使用更灵活。DCM的功能包括消除时钟的延时、频率的合成、时钟相位的调整等系统方面的需求。DCM的主要优点在于：①实现零时钟偏移（Skew），消除时钟分配延迟，并实现时钟闭环控制；②时钟可以映射到PCB上用于同步外部芯片，这样就减少了对外部芯片的要求，将芯片内外的时钟控制一体化，以利于系统设计。对于DCM模块来说，其关键参数为输 阅读全文

摘要： Modelsim，可以选型SE和XE两个版本。Modelsim XE可以直接被ISE调用，而Modelsim SE需要手动添加仿真库。但SE版和OEM版在功能和性能方面有较大差别，比如对于大家都关心的仿真速度问题，以Xilinx公司提供的OEM版本ModelSim XE为例，对于代码少于40000行的设计，ModelSim SE 比ModelSim XE要快10倍；对于代码超过40000行的设计，ModelSim SE要比ModelSim XE快近40倍。所以我还是选择了Modelsim SE，为此google了一下，找到了一个手动添加仿真库的方法，并轻松完成配置。详细步骤如下，有需要的兄弟们 阅读全文

摘要： 基于ISE 12.4的FPGA设计基本流程ISE是使用XILINX的FPGA的必备的设计工具，它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大。本文主要通过一个最简单的“点亮LED灯”实例介绍了基于ISE 12.4软件的FPGA设计流程，包括设计输入、仿真、约束、下载等。0 前言 一套完整的FPGA设计流程包括电路设计输入、功能仿真、设计综合、综合后仿真、设计实现、添加约束、布线后仿真和下载、调试等主要步骤。图1 FPGA设计流程 目前赛灵思公司FPGA设计软件的最新版本是ISE 13.1，本文中以ISE 12.4为例。 I 阅读全文

摘要： 1.在QuartusII中生成rom的初始化文件，可以是hex，也可以是mif。MIF文件的格式很简单明了，所以我一向都是用MIF。2.下载convert_hex2ver.dll文件,convert_hex2ver.dll就是把hex文件转换成ModelSim 能认出来的ver文件的动态链接库文件。新版本的QuartusII中已经不带此文件了。需要在网上找一份。（老版本 的软件里带了此文件（路径：quartusXX/eda/mentor/modelsim/），应当可以用。）3.将convert_hex2ver.dll文件放在modelsim安装路径的win32目录下；4.在ModelSim.. 阅读全文

摘要： 阅读全文

摘要： 在数字信号处理系统中，有限脉冲响应(finite impulse response，FIR)数字滤波器是一个非常重要的基本单元。近年来，由于FPGA具有高速度、高集成度和高可靠性的特点而得到快速发展。随着现代数字通信系统对于高精度、高处理速度的需求，越来越多的研究转向采用FPGA来实现FIR滤波器。而对于FIR滤波器要充分考虑其资源与运行速度的合理优化，各种不同的FIR滤波结构各具优缺点，在了解各种结构优缺点后才能更好地选择合适结构来实现FIR滤波。1 FIR数字滤波器FIR数字滤波器由有限个采样值组成，设计中在满足幅值特性时，还能保证精确、严格的相位特性，因此在信号处理等领域得到广泛的应用。 阅读全文

摘要： 离散余弦变换(DCT) (一) 阅读全文

摘要： 三角函数计算，Cordic算法入门三角函数的计算是个复杂的主题，有计算机之前，人们通常通过查找三角函数表来计算任意角度的三角函数的值。这种表格在人们刚刚产生三角函数的概念的时候就已经有了，它们通常是通过从已知值（比如sin(π/2)=1）开始并重复应用半角和和差公式而生成。现在有了计算机，三角函数表便推出了历史的舞台。但是像我这样的喜欢刨根问底的人，不禁要问计算机又是如何计算三角函数值的呢。最容易想到的办法就是利用级数展开，比如泰勒级数来逼近三角函数，只要项数取得足够多就能以任意的精度来逼近函数值。除了泰勒级数逼近之外，还有其他许多的逼近方法，比如切比雪夫逼近、最佳一致逼近和Padé 阅读全文