2022年3月29日
System Verilog (3) 枚举
摘要： (2) Enumeration 枚举类型，类似状态机 写了三个例子，包含枚举的声明、变量类型以及一些操作。 自定义一个枚举类型（traffic_lights），然后例化一个状态变量，monitor函数监控变量变化的时间（$time）、变量名(.name)，变量值 module enumeration 阅读全文
posted @ 2022-03-29 22:22 程序媛莫可可 阅读(594) 评论(0) 推荐(0)
System Verilog (2) 字符串
摘要： 除去 logic, bit, byte, int, shortint, longint 等基本变量外，还有下列数据类型 （1） 字符串 string 字符串的声明，大小，打印操作 module string_basic; string dialog = "helloworld" ; initial 阅读全文
posted @ 2022-03-29 19:56 程序媛莫可可 阅读(827) 评论(0) 推荐(0)
System Verilog（1）logic 和 bit, byte, shortint, int, longint
摘要： 零基础转验证程序媛 自学数电，verilog，刷完HDL bits 看完了启芯关于SV的系列课程 接下来做一些代码练习，写blog记录一下 学习资源 http:// www.chipverify.com 上的一些实例， 启芯课程， 绿皮书 仿真工具 EDA playground SV语法（1） da 阅读全文
posted @ 2022-03-29 19:11 程序媛莫可可 阅读(7362) 评论(0) 推荐(1)