2020年7月31日
verilog入门实例<一>分频器，信号灯
摘要： #verilog入门实例一 分频器设计，要求：对输入时钟clk，进行分2、5、10分频。例如输入时钟50Mhz，输出时钟就是25、10、5Mhz。 主要思路： 偶数分频：假设偶数为EVEN，对时钟信号周期进行计数，则先写一个模（EVEN）的计数器，只要计数至EVEN-1则使输出信号翻转，便形成了偶数 阅读全文
posted @ 2020-07-31 12:17 习惯科夫 阅读(791) 评论(0) 推荐(0)