摘要: 参考:Verilog HDL数字设计与综合(第二版) Samir Palnitkar Section 9.2 改写(覆盖)参数 传递的参数是子模块中定义的parameter。 传递的方法: 1、module_name #( parameter1, parameter2) inst_name( port_map); 2、module_name #( .parameter_n... 阅读全文
posted @ 2012-11-29 23:59 基米 阅读(397) 评论(0) 推荐(0)