摘要：举例的工程是一个加法器，待测试功能模块是add.v，测试激励是tb_add.v，do文件是tb.do 下面直接附上主要步骤： （1）首先新建文件夹，如sim_add，在该文件夹下再新建3个文件夹，分别是：sim、tb、src sim：modelsim的工程文件存放，如tb.do tb：测试激励文件存 阅读全文

摘要：最近在调试一个LVDS的屏显功能，涉及到了一些LVDS的东东，简单地整理如下，后续会再补充。 （1）对于altera FPGA（CYCLONE III） 1、对于作为LVDS传输的BANK必须接2.5V的VCCIO； 2、左右BANK（即1/2/5/6 BANK）的LVDS发送差分对信号无需外接匹配 阅读全文