摘要： 目录Verilog Language-More Verilog Features下练习题答案 Conditional module top_module ( input [7:0] a, b, c, d, output [7:0] min); wire [7:0] mid1,mid2; assign 阅读全文

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摘要： 初学FPGA 时就知道了HDLbits（https://hdlbits.01xz.net/wiki/Main_Page），上去练了二三十道题之后觉得有些简单，又懒得看英文，就放弃了。现在发现自己的基础太差，决定继续做做上面的题，并将自己的答案分享出来。 在CSDN上有人给出了完整答案（https:/ 阅读全文

摘要： 从研究生入学开始自学FPGA，刚开始跟着野火和正点原子的教程一步步操作，学会了一些基础的操作。但最近想用FPGA做些高级的应用，却无从下手。 回头看看这半年，相关的书籍看了不少，却经常眼高手低，把教程上的案例匆匆浏览过去，可能当天理解，第二天就忘。 因此开通博客，一方面记录自己的学习历程，另一方面也 阅读全文