摘要：内容与可综合Verilog代码所不同的是，testbench Verilog是在计算机主机上的仿真器中执行的。testbench Verilog的许多构造与C语言相似，我们可在代码中包括复杂的语言结构和顺序语句的算法。1 always块和initial块Verilog有两种进程语句：always块和initial块。always块内的进程语句，可用来模拟抽象的电路。出于模拟的目的，always块可以包括：用以指定与不同结构之间的传播延迟等同的时序结构；或等待指定事件的时序结构。敏感列表有时可忽略。比方说，我们用下面的代码片段来模拟时钟信号，该信号每20个时间单位在0~1间变换一次，且永远执行下 阅读全文

摘要：（转载）有限状态机FSM coding style整理AbstractFSM在數位電路中非常重要，藉由FSM，可以讓數位電路也能循序地執行起演算法。本文將詳細討論各種FSM coding style的優缺點，並歸納出推薦的coding style。Introduction使用環境：Debussy 5.4 v9 + ModelSim SE 6.3e+ Quartus II 8.1本文將討論以下主題：1.Moore FSM的架構2.Moore FSM各種coding style比較3.Mealy FSM架構4.Mealy FSM各種coding style比較5.實務上推薦的coding styl 阅读全文