摘要：今年开始使用vhdl语言，发现vhdl的插件非常少，自己平时用起来很不方便。自己在使用vim的同时，不断在vimrc中增加自己想要的功能，慢慢的发现写了快1000行了，不如做成一个插件拿出来和大家分享。我觉得做一个vhdl的插件还是有必要的，平时需要进行的机械的操作还是很多，最常见的是component或者生成一个testbench文件。要是每次一点点输入，那是非常麻烦的。我找很多verilog的插件，有的功能非常强大，但是vhdl可以说是基本没有，由此可见verilog还是比vhdl应用的广泛的多。安装插件： 解压到vim的plugin文件夹中即可。下面是该插件的功能描述：1 建立一个编译库 阅读全文

摘要：今天发现了一个插件：visualmark，相当于一个书签，按ctrl+F2可以将某一行作为书签，高亮显示。F2可以在标注的书签之间切换。mm也有F2同样的功能。下载地址：http://www.vim.org/scripts/script.php?script_id=1026安装方法：直接放到插件文件夹$VIM/plugin虽然这个书签在平时没什么大用，但是可以用他来实现一下例化模块的快速查找。在低... 阅读全文

摘要：今天在FPGA中加入模块dcm，用Xilinx的CORE Generator产生模块dcm_loc，然后把相应的vhd文件加入工程中，打算用modelsim仿真一下。没想到在run时竟然会出现错误：[代码]一时不知道怎么回事。请教公司的高手过来解决，结果他看了半天也不知道怎么回事。然后就把他自己电脑用modelsim6.2i仿真成功的一个模块发给我，但是到我自己的电脑上，modelsim6.5仍然... 阅读全文

摘要：以一个计数器为例：[代码]一些设计中，动辄采用某一信号作为时钟，应该说这种做法是欠妥的。因为不是全局时钟的时钟信号最大扇出是有限的，其很难保证时钟延时应小于信号延时的基本要求。当遇到要对某个信号的跳变沿处理时，建议采用上述小例子中 en 信号的处理办法。 阅读全文