摘要：
可以用状态机也可用移位寄存器 注意题目给rst的命名不带n后缀，但其实还是下降沿触发 `timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg fl 阅读全文
posted @ 2023-01-07 22:47
骑猪上树的少年
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摘要：
比非整数倍简单 `timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0 阅读全文
posted @ 2023-01-07 22:13
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摘要：
输入位宽8bit，输出位宽12bit ，也就是说每三个输入数据可以生成两个完整输出。 注意给出的波形是data_lock而不是data_in，这是陷阱。data_lock是data_in打了一拍的结果。 用一个三进制计数器，按拍拼凑数据输出即可。 `timescale 1ns/1ns module 阅读全文
posted @ 2023-01-07 21:57
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摘要：
第一阶段：120bit+8bit 第二阶段：16bit+96bit+16bit 第三阶段：8bit+120bit 所以相当于发送了16个24bit数据，作为一个循环。第6、第11两个数据被拆开使用。 根据上述分析可知，缓存采用120bit即可够用。然后建立一个0-15计数器进行计数，对输出条件进行精 阅读全文
posted @ 2023-01-07 21:05
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