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摘要： 本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19 本章节介绍了如何为静态时序分析配置环境。 正确的约束对于分析STA结果很重要，只有准确指定设计环境，STA分析才能够识别出设计中的所有时序问题。STA的准备工作包括设置时钟、 阅读全文

摘要： 本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19 6.3 串扰延迟分析 6.3.1 基础 纳米设计中典型网络的电容提取包括许多相邻网络的影响，其中一些是接地电容，而其它一些则来自其它信号网络的一部分走线。接地电容和信号间电容 阅读全文

摘要： 本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19 本章节介绍了纳米技术中ASIC的信号完整性（signal integrity）。 在深亚微米（submicron）技术中，串扰（crosstalk）在设计的信号完整性中起着重 阅读全文

摘要： 本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19 5.4 压摆合并 当多个压摆到达一个公共点时（例如在多输入单元的情况下）会发生什么呢？这种公共点称为压摆合并点（slew merge point）。 选择哪个压摆在压摆合并点 阅读全文

摘要： 本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19 本章节介绍了用于布局前后时序验证的基于单元（cell-based）的设计的延迟计算（delay calculation）。 前几章重点介绍了对互连线和单元库的建模，单元和互连 阅读全文

摘要： 今日迷惑 我定义了一个类 class sdata; bit [255:0] data [2048]; rand int data_t [2048][32]; rand bit mask [2048][32]; bit flag; constraint c { foreach (data_t[i,j] 阅读全文

摘要： 本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19 4.3 提取所得寄生参数的表示方法 从布局（layout）中提取的寄生参数可以用三种格式描述： 详尽的寄生参数格式 ：Detailed Standard Parasitic 阅读全文

摘要： 动机 今天一个朋友问了这样一个问题 失败原因 首先介绍一下generate的用法，generate用于减少verilog的重复语句，批量进行操作。 虽然0202年了，综合工具对于for的支持已经很好了，但是使用generate进行for循环，不仅可以实现普通的变量赋值，还可以批量生成assign或者 阅读全文

摘要： 本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19 本章节介绍用于处理和表示互连寄生（interconnect parasitics）现象的各种技术，以验证设计的时序。 在数字设计中，将标准单元或块（block）的引脚连接在一 阅读全文

摘要： 本文由知乎赵俊军授权转载，知乎主页为https://www.zhihu.com/people/zhao-jun-jun-19 3.6 黑盒的接口时序模型 本节将介绍黑盒（任意模块或块）的IO接口时序弧，时序模型将捕获黑盒（black box）IO接口（interface）的时序。黑盒的接口时序模型可 阅读全文