摘要：在使用ise的时候不知道大家有没有使用template的习惯，我发现在使用ise中提供的模板并不能完全提供我们所需的模板，有些时候我们更多的是需要使用我们自己的一些模板。在ise的软件中，关于模板的栏目中，有选项。点击右键可以创建模版。但是在使用过程中我发现，这样创建的模板在更换了工程后，之前创建的模版就不能再看到，即这样创建的模版就只能是针对具体的工程的，工程改变的时候需要重新添加，而不是通用的，所以使用比较麻烦。而ise系统自带的模板却是通用的，在此基础上我找到了解决的方法，具体如下： Normal 0 7.8 磅 0 2 false false false EN-US ZH-CN X-N 阅读全文

摘要：大家都知道，在verilog的声明中，对于reg类型的声明一般的格式为reg [with-1:0] <name>;今天在看了fpga4fun网页上的一个小程序的时候，产生了困惑，因为在仿真的时候发现没有输出。其原因就在于reg的声明。代码如下所示：module LEDglow(clk, LED);input clk;output LED;reg [23:0] cnt = 24'b0;always @(posedge clk) cnt<=cnt+1;wire [3:0] PWM_input = cnt[23] ? cnt[22:19] : ~cnt[22:19];reg 阅读全文