摘要：语法简述在Verilog-1995中，只有integer数据类型被转移成有符号数，而reg和wire数据类型则被转移成无符号数。由于integer类型有固定的32位宽，因此它不太灵活。在Verilog-2001中，有符号形式也被扩展到reg和wire数据类型中。新加一个关键字，signed，可以按照... 阅读全文

摘要：一般常见的分频器的最小单位为1，并且输出时钟为50%占空比。对于N+0.5倍分频也不难实现，但是却难以实现50%占空比，本文参考网上的思路，给出了一种实现N+0.5分频器的实现方法以及Verilog仿真源码。对于分频器，k分频说明分频后的时钟周期等于k倍原时钟周期，则(n-0.5)分频的思路：1、设... 阅读全文

摘要：1、定义仿真时间单位，例如：`timescale 10ps/1ps2、定义测试顶层模块，例如：module mod_vlg_tst();endmodule3、例化待验证的模块，例如：MuxTwo mux_two(.a(a),.b(b),.sel(se),.out(out));4、设... 阅读全文

摘要：本文为本人verilog学习过程中编写的代码以及对某些语法知识点的总结1. 用Forever循环和disable实现5到67的计数器。 1 `timescale 1ps/1ps 2 module tst5_25(); 3 reg clk; 4 reg [7:0]count; 5 6 initial... 阅读全文

摘要：使用环境：Quartus ii 13.01、建立好工程，编译无错。2、生成testbench模板点击菜单栏中processing,选择start，选择start testbench template write。此时会自动生成testbench模板到项目文件夹simulation里面，后缀为.vt3... 阅读全文