huakaimanlin的博客

摘要： 转载自：https://blog.csdn.net/huangkangying/article/details/80813661 我的7700K装了ubuntu16.04也卡的不行不行的，用此方法解决了，记录下以免下次找不到。 台式机配置CPU: i7-8700主板：华硕Z230OS: Ubuntu 阅读全文

摘要： 熟悉Verilog语法的同学都知道在模块设计的时候可以通过parameter来实现参数化设计，这对于位宽等参数实现模块调用时可配置非常方便，不用改模块内部。某些时候我们希望模块内部的两个段落也可以通过parameter参数化实现条件编译，语法如下： 如上图，SCALER_IP 0是一个段落，SCAL 阅读全文

摘要： f=4000; %信号频率为4KHzfs=48000; %采样率为48KHzt=(0:1/fs:1000/fs); %定义信号的时间范围x=cos(2*pi*f*t); %生成信号 fir滤波器中的频响是0~pi，因此如果采样率是48KHz，如上图所示通带中心在0.168附近，那通带的信号频率应该是 阅读全文

摘要： 最近项目用到了千兆以太网，PHY通过ZYNQ的PL管脚进入FPGA后，直接连到PS端的MAC，PL端使用ODDR保证MAC发送的Tx信号到PHY的接收时序， PHY用的是TI的DP83867，没注意这货在GMII的模式下不能调整clock和Data的相位关系，结果FPGA保证了沿对齐，PHY也是沿对 阅读全文

摘要： 参考如下链接，亲测可用。 台式机为win7 64位，用作服务器，安装java+gitblit 笔记本为win7 64位，用作客户端，安装git https://cloud.tencent.com/developer/article/1199207 记得执行installService.cmd脚本时用 阅读全文

摘要： 在FIFO的输入输入位宽大于输出位宽时，Altera和Xilinx的FIFO是有区别的，特此记录下： example：FIFO输入位宽为64bit，输出位宽为32bit； Altera：bit31:0优先输出，然后为bit63:32 Xilinx： bit63:32优先输出，然后bit31:0 阅读全文

摘要： 最近新做的MPSOC板子回来了，硬件测完上电一跑傻眼了，连最基本的fsbl跑起来都没有任何打印，串口也量了硬件是通的。。。 好一通折腾发现可以在SDK下进行单步调试，但是到某个位置后就死循环了，而且默认是进入汇编的界面，更是看不懂了。Google+Xilinx官网搜索了半天后发现了不少有用的信息，参 阅读全文

摘要： Vivado：2016.4 Linux：Ubuntu16.4 ZYNQ：xc7z020 题主最近在做ZYNQ的网络接收，需求是4路百兆网输入，PS自带的两个网口肯定不够用，于是在PL侧外扩了3个百兆以太网（参见之前博文：ZYNQ Linux 下 AXI Ethernet使用记录），一切运行正常后测试 阅读全文

摘要： Notepad++安装说明 一、安装 建议安装32位的Notepad++，因为很多插件都只支持32位的，目前版本是Notepad++7.8.6 二、设置 设置显示空格 2.　设置主题 3.　设置快捷键 移除行尾空格、TAB转空格 4.　设置首选项中的制表符 三、添加插件实现代码片段自动添加 添加插件 阅读全文

摘要： Quartus16.0 最近由于使用MAX10开发，需要检查10M25DCF484I7G和10M40DCF484I7G封装是否兼容，请教FAE后总结如下： 1. 设置Migration Devices型号：依次点击Assignment->Devices->Migration Devices，选择需要 阅读全文