2020 年 12月随笔档案 - hhh-fpga

摘要：使用软件：vivado 2018.3 1、使用代码建立工程，并编译，编译通过后，开始ipcore的制作。转载请说明出处：https://blog.csdn.net/weixin_36590806/article/details/111565470。欢迎您转... 阅读全文

posted @ 2020-12-22 20:02 hhh-fpga 阅读(429) 评论(0) 推荐(0)

摘要：本文主要讲述zynq的iic使用。此IIC只能作为主站，作为从站的不适合本文。 Iic的接口在ps端。（iic的接口在pl端的情况下，不适合本文）使用软件版本：vivado2018.3 pl端设置：转载：https://blog.csdn.net/wei... 阅读全文

posted @ 2020-12-21 19:08 hhh-fpga 阅读(2097) 评论(0) 推荐(0)

摘要：本文主要讲述 zynq平台的简单工程搭建，从pl端到ps端的工程。这个工程要搭建一个ps端的iic接口，pl端个led灯接口。使用的软件：vivado 2018.3. pl端：由于使用到了zynq，所以在pl端必须使用原理图模式搭建工程。原创链接：ht... 阅读全文

posted @ 2020-12-18 19:02 hhh-fpga 阅读(659) 评论(0) 推荐(0)

摘要：使用平台：vivado2018.03 使用IP：UltraScale FPGAs Transceivers Wizard(1.7) 主要目的：在questasim上仿真transceiver成功。使用XCZU系列在vivado2018.03上建立工程，选择... 阅读全文

posted @ 2020-12-12 16:12 hhh-fpga 阅读(1592) 评论(0) 推荐(1)

摘要：在SST模式中，tu的计算方法： Strm_clk = h_total * v_total * bpp *hz /lane/symbols 举例说明：例如：视频是：1920*1080*60hz 30bpp的视频源此时视频参数： h_tota... 阅读全文

posted @ 2020-12-12 14:44 hhh-fpga 阅读(637) 评论(0) 推荐(0)

摘要：此代码是8b10b解码的verilog实现代码，非查表代码。即rx端的解码。此代码在项目中，已经使用多次，相当成熟。 module 8b10b_decode (datain, dispin, dataout, dispout, code_err, dis... 阅读全文

posted @ 2020-12-12 13:33 hhh-fpga 阅读(624) 评论(0) 推荐(0)

摘要：此代码是8b10b编码的verilog实现代码，非查表代码。此代码在项目中，已经使用多次，相当成熟。 module 8b10b_encode (datain, dispin, dataout, dispout) ; input wire [8:0] ... 阅读全文

posted @ 2020-12-12 13:30 hhh-fpga 阅读(817) 评论(0) 推荐(0)

摘要：本文主要讲述altera和xilinx的fifo部分特性对比：一、show_ahead 1、intel 在本来是一个空的fifo中，输出数据是多少拍才出现的呢？如图所示：在rden一直为低电平的情况下，当wren写入第一个数据之后，fifo在第三拍的时... 阅读全文

posted @ 2020-12-12 12:33 hhh-fpga 阅读(535) 评论(0) 推荐(0)

摘要：normal mode 和 show-ahead mode 这 2 种模式的区别： normal mode 是指在读 FIFO 的过程中，当在读时钟上升沿检测到 rdreq （读请求/读使能）信号为高电平，在数据输出端 q 会输出对应数据； show... 阅读全文

posted @ 2020-12-03 18:37 hhh-fpga 阅读(585) 评论(0) 推荐(1)

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