2018年7月23日
【VHDL】设计带有异步复位的可加减控制的50进制加减计数器
摘要： 题目描述： 设计带有异步复位的可加减控制的50进制加减计数器 50进制加减计数器源代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count_50 is port(clk,r 阅读全文
posted @ 2018-07-23 16:44 hansuyu 阅读(64) 评论(0) 推荐(0)