2011年5月13日

【原创】基于Altera DE2的数字实验—001_2 (DE2)(Digital Logical)(Verilog)

摘要: Project 2 本实验主要是练习计数器,以及利用计数器分频。本实验包含以下内容:1. 时钟分频2. 十进制计数器3. 十六进制计数器4. Quartus II的编译报告设计1. 时钟分频 把DE2上的50MHz的时钟分成以下7种: 在顶层模块(diglab2)里我们把上述分频得到的7个时钟组成的数组叫做myclock。 分频所得的时钟可映射到外部I/O接口,以备他用: 把1Hz-10KHz的时钟接到绿色LED.观察.只有1Hz和10Hz的可辨. 本实验分频的思路很简单,先把50MHz的时钟用50分频分成1MHz,然后再用10分频递推分频,直到1Hz.有点像行波进位加法器的思路,同样,性能应 阅读全文

posted @ 2011-05-13 21:13 yf.x 阅读(2278) 评论(6) 推荐(2)

【原创】基于Altera DE2的数字实验—001_1 (DE2)(Digital Logical)(Verilog)

摘要: DE2的基本使用技巧 本篇的3个实验包含DE2的拨动开关,数码管和七段码数码管显示的使用。前提,需要了解Quartus II的基本使用方法。Project 1 通过拨动开关SW15-0设置一个16-bit的值,并将这个值通过按动KEY3显示在HEX3-0上。project 1 code: 1 /* File name : diglab1.v 2 * Functon : The user can set a 16-bit value using toggle switches 15-0 and transfer 3 * value to the first four hex digit disp 阅读全文

posted @ 2011-05-13 17:27 yf.x 阅读(1823) 评论(8) 推荐(1)

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