【原创】基于Altera DE2的数字实验—001_2 (DE2)(Digital Logical)(Verilog)
摘要:
Project 2 本实验主要是练习计数器,以及利用计数器分频。本实验包含以下内容:1. 时钟分频2. 十进制计数器3. 十六进制计数器4. Quartus II的编译报告设计1. 时钟分频 把DE2上的50MHz的时钟分成以下7种: 在顶层模块(diglab2)里我们把上述分频得到的7个时钟组成的数组叫做myclock。 分频所得的时钟可映射到外部I/O接口,以备他用: 把1Hz-10KHz的时钟接到绿色LED.观察.只有1Hz和10Hz的可辨. 本实验分频的思路很简单,先把50MHz的时钟用50分频分成1MHz,然后再用10分频递推分频,直到1Hz.有点像行波进位加法器的思路,同样,性能应 阅读全文
posted @ 2011-05-13 21:13 yf.x 阅读(2278) 评论(6) 推荐(2)
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