2014年11月4日
Python 正则表达式指南
摘要： # Python 正则表达式指南>本文介绍了Python对于正则表达式的支持，包括正则表达式基础以及Python正则表达式标准库的完整介绍及使用示例。本文的内容不包括如何编写高效的正则表达式、如何优化正则表达式，这些主题请查看其他教程。>注意：本文基于Python2.4完成；如果看到不明白的词汇请记... 阅读全文
posted @ 2014-11-04 16:33 goco 阅读(155) 评论(0) 推荐(0)
markdown
摘要： # 欢迎使用 Cmd - 在线 Markdown 编辑阅读器[TOC]------我们理解您需要更便捷更高效的工具记录思想，整理笔记、知识，并将其中承载的价值传播给他人，**Cmd Markdown** 是我们给出的答案 —— 我们为记录思想和分享知识提供更专业的工具。您可以使用 Cmd Markd... 阅读全文
posted @ 2014-11-04 13:50 goco 阅读(629) 评论(1) 推荐(0)
git配置
摘要： 全局/etc/gitconfig本地用户~/.gitconfig本仓库git config --global --list 阅读全文
posted @ 2014-11-04 09:15 goco 阅读(101) 评论(0) 推荐(0)
2014年11月3日
我的Centos全局环境设置（bash,vim）
摘要： 一：设置bashrc全局/etc/bashrc/ if [ -f /etc/aliasrc ]; then . /etc/aliasrc fi #...#...#something global env setting 本地用户～/.bashrcif [ -f /etc/bashr... 阅读全文
posted @ 2014-11-03 22:08 goco 阅读(868) 评论(0) 推荐(0)
2014年2月24日
verilog仿真数据不打拍问题分析
摘要： 在IC设计verilog仿真过程中很多人可能会遇到，数据不delay现象。例如：出现：这是由于采样的时钟tx_gen_symbol_clk 和数据信号subframe_start之间存在竞争关系导致的。我们的设计意图是时钟tx_gen_symbol_clk应该采到subframe_start信号的后沿有人可能会说在代码中加入延迟#1来解决，实际上不推荐这样做，还会存在两个#1的信号同样还会存在竞争。要搞清楚产生这种问题的原因首先要了解仿真器对于时序仿真的模型。第4级的时钟不能正常采到第3级输出的数据，但是第2级的时钟能采到第二级时钟打出来的数据（D3），原因就是，仿真器会在寄存器输出的时候添加 阅读全文
posted @ 2014-02-24 21:18 goco 阅读(3430) 评论(1) 推荐(0)