摘要：前言 SV和verilog的区别 HDL硬件描述语言 OOP面向对象编程 Verilog SystemVerilog 模块定义 module class 模块实例 instance object 模块名称 instance name handle 数据类型 registers & wires pro 阅读全文

摘要：线程的使用 程序和模块 对于硬件的过程块，他们之间的通信可以理解为不同逻辑、时序块之间的通信或者同步，是通过信号的变化来完成； 从硬件实现角度看，verilog 通过always，initial过程语句块和信号数据连接实现进程间通信；可以将不同的module作为独立的程序块，他们之间的同步通过信号的 阅读全文

摘要：Interface 概述 interface 可以用做设计，也可以用作验证； 在验证环境中，接口可以使得连接变得简洁而不易出错； 在interface 中可以定义端口，也可以定义双向信号；可以使用initial 和 always，也可以定义function 和 task；但是不可以定义class； 阅读全文

摘要：过程块 scope 在SV中，哪些语句应该放在硬件世界，哪些语句应该属于软件世界。将软件变量定义与硬件例化所在的空间称之为域。 硬件域：例化硬件的空间 module ... endmodule interface ... endinterface 软件域：定义软件变量的空间 program ... 阅读全文

摘要：前言 SV新特性 对比VERILOG 2值逻辑：提高性能，减少内存使用； 队列，动态数组，关联数组：减少内存使用，内建搜索和排序函数； unions 和 packed； class 和 structures string enumerated 赋值 SV 赋全值（全0，全1，全x，全z）时，可以忽略 阅读全文