2017年3月1日
vc709时钟信号报单端信号错误的记录
摘要： 话说，为什么我又要跑去搞fpga玩了，不是应该招个有经验的开发人员么？大概是练度不够吧…… Xilinx这个板子阿，真鸡儿贵，我这还没啥基础，慢慢试吧： 看了乱七八糟各种文档先不提，我还是决定先控制LED玩玩，应该挺简单吧 首先写了段verilog: 然后指定引脚，把clk_p指定成user_clo 阅读全文
posted @ 2017-03-01 11:10 月影舞华 阅读(812) 评论(0) 推荐(0)