2021年12月29日
Logic Synthesis和Minimization才是瓶颈吧？
摘要： 有人在Verilog里用门写个复杂电路吗？Mostly RTL吧？用C/C++...写个simulator，当然不简单，可是像SystemC那样搞上一堆宏啥的，感觉和nginx这样的异步I/O比较类似。网络仿真好像是个学科。 在Verilog里写个 + , simulator还是用高级语言来做 + 阅读全文
posted @ 2021-12-29 00:36 华容道专家 阅读(54) 评论(0) 推荐(0)