摘要： 看两个例子即可：module paramreg #(parameter WIDTH = 8) (…);endmoduleparamreg #(2) r1(…); 阅读全文

摘要： 先看例子：module regwrite( output reg rout; input clk; input [3:0] in; input [3:0] ctrl; ); always @ (posedge clk) begin rout <= 1’b0; //这是亮点 case(1) ctrl[0] : rout <= in[0]; ctrl[1] : rout <= in[1]; ctrl[2] : rout <= in[2]; ctrl[3] : rout <= in[3]; endcase endendmodule亦即在Case之前增加对输出的赋值。To 阅读全文