2016年11月28日
Vivado生成edf文件
摘要： https://china.xilinx.com/support/answers/54074.html 综合完成后会跳出个框框，选择open synthesis write_edif module.edf write_verilog -mode port module_stub.v(Vivado20 阅读全文
posted @ 2016-11-28 15:38 FPGA/DSP 阅读(4642) 评论(0) 推荐(0) 编辑