摘要：
触发器：flipflop，锁存器：latch，寄存器：register锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。 触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。 寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。其实寄存器就是一种常用的时序逻辑... 阅读全文
posted @ 2009-09-19 15:20
FPGA/DSP
阅读(5619)
评论(0)
推荐(0)
摘要：
这两个都是DSP/BIOS中的,先大概介绍一下tsk: task,任务.在Scheduling中,其优先级高于IDL(背景程序),低于SWI(软中断)和HWI(硬中断).可以被软硬中断打断,也可以被其它事件阻塞(blocked),顺便说一下,SWI和HWI是不能阻塞的.(阻塞和中断的不同,见我的另外一篇文章:CCS的一些问题)tsk和swi和hwi类似,可以调用一个函数,还可以传递多达8个参数,不... 阅读全文
posted @ 2009-09-19 15:20
FPGA/DSP
阅读(3288)
评论(0)
推荐(0)
摘要：
C64X DSP EDMA小结 （1）EDMA概要 ①EDMA数据传输有两种发起方式： CPU发起的EMDA数据传输（非同步方式）：需要传输时，CPU设置ESR寄存器的相应位为1，从而触发一个EDMA事件的产生，事件对应的通道参数被送往地址硬件并且完成相应的处理，这种非同步方式的实时数据传输无需设定EER寄存器； 事件触发方式EDMA数据传输（同步方式）：ER寄存器保存外设发送... 阅读全文
posted @ 2009-09-19 15:19
FPGA/DSP
阅读(571)
评论(0)
推荐(0)
摘要：
http://blog.ednchina.com/hustzq/201947/message.aspx 几天调下来，总感觉TI的文档语焉不详。不过想想也对，250页的文档是谁都要写到郁闷的。而且一个懂了的人给初学者讲东西总会自然的略过一些看似当然的关键。这几天遇到的问题就是EDMA可以工作，却不能连续不断的转起来。而问题的所在就在于文档没读清楚。文档（SPRU234，下同）在第一章的第一节的图1-... 阅读全文
posted @ 2009-09-19 15:19
FPGA/DSP
阅读(2887)
评论(0)
推荐(0)
摘要：
来自CCS的help:The compiler analyzes data flow to avoid memory accesses whenever possible. If you have code that depends on memory accesses exactly as written in the C/C++ code you must use the volatile k... 阅读全文
posted @ 2009-09-19 15:18
FPGA/DSP
阅读(748)
评论(1)
推荐(0)
摘要：
http://bbs.eeworld.com.cn/viewthread.php?tid=62197&extra=&page=1在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。 通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。 通常，需要对这几种路径分别进行约束，以便使设计工具能够... 阅读全文
posted @ 2009-09-19 15:18
FPGA/DSP
阅读(731)
评论(0)
推荐(1)
摘要：
有时候需要仿真mif文件初始化的rom，这时候需要convert_hex2ver.rar并修改modelsim.ini中的行为; List of dynamically loaded objects for Verilog PLI applications; Veriuser = D:/Modeltech/convert_hex2ver.dllconvert_hex2ver.rar在用altera... 阅读全文
posted @ 2009-09-19 15:17
FPGA/DSP
阅读(498)
评论(0)
推荐(0)
摘要：
Quartus II 中Tsu/Tco 的约束方法 片内的Tsu/Tco 是指前级触发器的Tco 和后级触发器的Tsu, 一般来说都是几百ps 级别的. 可以通过“List Paths”命令查看。这里的Tsu/Tco 主要由器件工艺决定, 工作时在受到温度,电压的影响略有变化.（如下图所示） 管脚上的Tsu/Tco 它是保证系统Famx 重要的Timing 元素（如下图示）... 阅读全文
posted @ 2009-09-19 15:14
FPGA/DSP
阅读(915)
评论(0)
推荐(0)
摘要：
第一步：在modelsim里新建个library 如altera_mf_ver(altera_mf.v),lpm_ver(220model.v) 第二步：编译altera里的库文件 一般在C:\altera\81\quartus\eda\sim_lib\目录下的220model.v和altera_mf.v 第三步： compile 第四步：修改modelsim安装目录下的modelsim.ini ... 阅读全文
posted @ 2009-09-19 15:13
FPGA/DSP
阅读(1278)
评论(0)
推荐(0)
摘要：
问题一：正确的instance层次化名称指定。这一问题，在Modelsim的User's Manual\Standard Delay Format (SDF) Timing Annotation\Troubleshooting\Specifying the Wrong Instance下面有详细的讲解和例子。错误地指定SDF文件对应的例化模块的层次化名称，甚至是忘记指定例化模块，是用户最容易犯的错... 阅读全文
posted @ 2009-09-19 15:13
FPGA/DSP
阅读(4651)
评论(0)
推荐(0)
摘要：
一．设计入口Quartus II支持原理图和HDL语言的输入。原理图更适合简单的设计，HDL语言适合复杂的设计。但要注意，如果想使用第三方的综合工具，就必须用HDL语言。对于HDL语言，最好遵循一定的代码风格。在Quartus II的手册上，可以找到专门讲解这方面的章节。（我对这方面也不熟悉，将会好好看看）。Quartus II软件的文本编辑器，可以插入很多语言相关的模板，这个功能不错。不过还是习... 阅读全文
posted @ 2009-09-19 15:12
FPGA/DSP
阅读(813)
评论(0)
推荐(0)
摘要：
异步复位设计中的亚稳态问题及其解决方案田志明，杨军，罗岚（东南大学国家专用集成电路系统工程技术研究中心，南京 210096）摘 要：尽管异步复位是一种安全可靠复位电路的方法，但如果处理不当的话，异步复位释放可能会导致亚稳态（metastability）的问题。本文分析了这个问题产生的原因和后果，给出了一种可能的解决方案，在设计中加入复位同步器逻辑和复位分配缓冲树。这种方法综合了同步复位设计与异步复... 阅读全文
posted @ 2009-09-19 15:09
FPGA/DSP
阅读(1233)
评论(0)
推荐(0)
摘要：
并行口与串行口的区别是交换信息的方式不同，并行口能同时通过8条数据线传输信息，一次传输一个字节；而串行口只能用1条线传输一位数据，每次传输一个字节的一位。并行口由于同时传输更多的信息，速度明显高于串行口，但串行口可以用于比并行口更远距离的数据传输。1、25针并行口插口的针脚功能： 针脚 功能 针脚 功能 1 选通 (STROBE低电平) 10 确认 (ACKNLG低电平) 2 数据位0 ... 阅读全文
posted @ 2009-09-19 15:09
FPGA/DSP
阅读(715)
评论(0)
推荐(0)
摘要：
怎么才能用SignalTAP II正确地观察wire和reg?主要还是wire用synthesis keep reg用synthesis preserve下面的一篇文章写得相当好,回答了我很久以来的疑问:即用SignalTAP II不能正确的观察wire信号,其实是综合可能把该信号优化掉了.其实应该在待观察的wire信号旁边加上/*synthesis keep*/; 而对于reg信号则加上/*sy... 阅读全文
posted @ 2009-09-19 15:08
FPGA/DSP
阅读(582)
评论(0)
推荐(0)
浙公网安备 33010602011771号