我是人间惆怅客1

摘要： Verilog_Day1 在CSDN博客上。http://blog.csdn.net/m0_38073085 第三章： 书上基本知识 每个Verilog程序包括4个主要部分：端口定义，I/O说明，内部信号声明和功能定义。 input/output/inout都默认是wire型而不是reg型变量。 1 阅读全文