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posted @ 2019-02-11 16:02 feitian629 阅读(74) 评论(0) 编辑
摘要: 【干货】电路设计师指导手册(已更新完毕) 第一部分:接地与布线第二部分:电源返回路径与I/O信号接地第三部分:板间互连、星形接地及屏蔽第四部分:安全地以及电线/电缆第五部分:射频电缆、双绞线与串扰阅读全文
posted @ 2017-05-05 09:30 feitian629 阅读(172) 评论(0) 编辑
摘要: 时光如梭,2014年干了什么? 2014年就是选择了等待和被安排,回到了家乡,回到了生我养我的地方;从繁忙到清闲,从希望到没了方向,又一次迷茫又一次措手不及。这一年过的很不痛快! 2015年应该也必须做出些改变,不可继续患得患失,半个月已然已经过去,半个月让自己有了什么成长? 2015之后...阅读全文
posted @ 2015-01-14 14:20 feitian629 阅读(153) 评论(0) 编辑
摘要: 养老保险:一般要交满15年,到退休的时候才能终生享受养老金,所以想拿养老金的人请务必在自己退休前15年就开始交。如果到退休年龄交养老保险不满15年,那等到你退休的时候国家会把你个人帐户上存的8%的养老金全部退给你。那单位给你交的21%到哪里去了?国家把单位为你交的21%的钱全部划到国家的养老统筹基金里了。国家规定,退钱的时候只退给个人自己扣交的钱,单位为他交的钱全部都为国家做贡献。退休时候的养老金是怎么算出来的。养老金的算法很复杂,国家每年都会把缴费基数变一次,:如果你现在30岁,你现在的缴费基数是3000元,而退休年龄如果是55岁的话,那你必须在你40岁以前就开始交养老保险了,而如果你现在从阅读全文
posted @ 2013-09-27 16:54 feitian629 阅读(223) 评论(0) 编辑
摘要: 在FPGA 设计过程中经常会遇到关于数表示之间的转化问题,最常见的是无符号数和有符号数之间的转化问题。(1)在FPGA设计过程中,能够很直接的看出数字的位宽,但经常以无符号数的形式输出,在后继的处理中往往要将之转化为有符号数(如:计算频谱):对于一个比特宽度为W的有符号数,其值往往可以表示为(令W = 4):-1*b3*2^3 + b2*2^2 + b1*2^1 + b0*2^0根据这一原理,给出以下Matlab 代码:%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%function [b] = unsigned2signed(data, width)%Thi阅读全文
posted @ 2013-09-06 16:21 feitian629 阅读(3505) 评论(0) 编辑
摘要: 根据txt文档不同种类介绍不同的读取数据方法一、纯数据文件(没有字母和中文,纯数字)对于这种txt文档,从matalb中读取就简单多了例如test.txt文件,内容为“17.901 -1.1111 33.045 17.891 -1.1286 33.045 17.884 -1.1345 33.045”可以在command window中输入load test.txt ,然后就会产生一个test的数据文件,内容跟test.txt中的数据一样;另一种方法是在file/import data....../next/finish 也可产生一个叫test的数据文件。二、中英文和数据如test1.txt“你阅读全文
posted @ 2013-09-06 14:54 feitian629 阅读(237) 评论(0) 编辑
摘要: TestBench的主要目标是:实例化DUT-Design Under Test为DUT产生激励波形产生参考输出,并将DUT的输出与参考输出进行比较提供测试通过或失败的指示TestBench产生激励的三种方式:直接在testbench中产生从矢量中读入从单独的激励文件中读入比较流行的做法是使用matlab产生激励文件,由testbench读入该激励文件并将激励馈送到DUT,DUT产生的相应输出以文件的形式存储,由matlab读取并与理想的响应作比较。下面以一个简单的同步加法器为例,分析不同形式的testbench的写法。1. 简单的TestBench简单的testbench只适合于相对比较简单阅读全文
posted @ 2013-07-16 13:24 feitian629 阅读(261) 评论(0) 编辑
摘要: 大多数硬件设计人员对verilog的testbench比较熟悉,那是因为verilog被设计出来的目的就是为了用于测试使用,也正是因为这样verilog的语法规则才被设计得更像C语言,而verilog发展到后来却因为它更接近C语言的语法规则,设计起来更加方便,不像VHDL那也死板严密,所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的,而且它的语法严密,但我们同样可以用它来编写我们的测试文件。下面以一个8bit计数器为例子给出个简单的testbench模板及注释:通过编写testbench来仿真和通过拖波形来仿真,最大的好处就是,当测试数据无比庞大时,可以阅读全文
posted @ 2013-07-16 13:21 feitian629 阅读(366) 评论(0) 编辑
摘要: 沉金板VS 镀金板一、沉金板与镀金板的区别1、原理区别FLASH GOLD 采用的是化学沉积的方法!PLANTINGGOLD 采用的是电解的原理!2、外观区别电金会有电金引线,而化金没有。而且若金厚要求不高的话,是采用化金的方法,比如,内存条PCB,它的PAD表面采用的是化金的方法。而TAB(金手指)有使用电金也有使用化金!3、制作工艺区别镀金象其它电镀一样,需要通电,需要整流器.它的工艺有很多种,有含氰化物的,有非氰体系,非氰体系又有柠檬酸型,亚硫酸盐型等.用在PCB 行业的都是非氰体系.化金(化学镀金)不需要通电,是通过溶液内的化学反应把金沉积到板面上.它们各有优缺点,除了通电不通电之外,阅读全文
posted @ 2013-07-16 13:15 feitian629 阅读(664) 评论(0) 编辑
摘要: 1.1 概述 在高速系统中FPGA时序约束不止包括内部时钟约束,还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此,FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。1.2 FPGA整体概念 由于IO口时序约束分析是针对于电路板整个系统进行时序分析,所以FPGA需要作为一个整体分析,其中包括FPGA的建立时间、保持时间以及传输延时。传统的建立时间、保持时间以及传输延时都是针对寄存器形式的分析。但是针对整个系统FPGA的建立时间保持时间可以简化。 图1.1 FPGA整体时序图 如图1.1所示,为分解的FPGA...阅读全文
posted @ 2013-07-16 13:09 feitian629 阅读(193) 评论(0) 编辑