摘要：
区别与verilog HDL代码，主要留意以下内容： 1,语言本身支持的特征和可综合的代码是两回事，不是所有verilog语言都可以转化为硬件的。 2,testbench作为top module，不需要任何输入和输出。 3,在testbench module中将要测试的模块例化为dut（名字可以任起 阅读全文
posted @ 2019-02-21 13:53
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摘要：
本实验使用DE1器件，cyloneV，主要做的基础实验，目的是回顾前期的学习和巩固知识和熟悉操作流程。 视频主要学习的是小梅哥视频。 工程文件夹取名 prj 工程文件存放目录（ip文件夹存放生成的ip核文件） rtl verilog可综合代码 img 设计相关图片存放目录（方便写文档） doc 设计 阅读全文
posted @ 2019-02-21 12:08
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摘要：
寄存器：用来存储指令、数据和地址。 暂存内容，断电后则存储内容消失。 寄存器的基本单元是D触发器。 一般位于CPU内，读写速度快，是存储器的一种 数据寄存器主要用来保存操作数和运算结果等信息 状态寄存器又名条件码寄存器，它是计算机系统的核心部件--运算器的一部分，状态寄存器用来存放两类信息:一类是体 阅读全文
posted @ 2019-02-21 10:59
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