摘要：
在VHDL程序中,不同类型的对象不能代入,因此要进行类型转换.类型转换的方法有:(1)类型标记法.用类型名称来实现关系密切的标量类型之间的转换.例如: VARIABLE x:INTEGER;VARIABLE y:REAL;使用类型标记(即类型名)实现类型转换时,可采用赋值语句:x :=INTEGER... 阅读全文
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zedboard--zynq使用自带外设IP让ARM PS访问FPGA（八） 转载
2015-05-22 01:11 by 钧天, 1278 阅读, 收藏,
摘要：
文章来源 http://blog.chinaaet.com/detail/34609熟悉了xps的操作，IP添加，总线连接设置，图形化方法检查（open graphical design view），检查总线及端口连接。在file下面的图标中，打开导出到SDK并启动，完成程序编写。参考超群天晴的博客... 阅读全文
verilog CRC 校验
2021-08-26 15:01 by 钧天, 1004 阅读, 收藏,
摘要：
声名转载： https://www.cnblogs.com/BitArt/archive/2012/12/26/2833100.html 感谢这位大神！ 这部分是我来添加： 6.为逻辑推导。 7.为verilg程序，i=7，输入为8bit；i=15，输入则为16bit。 仿真情况，输入hex 001 阅读全文
一步一步学ZedBoard & Zynq(四)：基于AXI Lite 总线的从设备IP设计 转载
2015-05-17 01:25 by 钧天, 961 阅读, 收藏,
摘要：
文章来源http://www.cnblogs.com/surpassal/archive/2012/10/09/Zynq_Lab4.html本小节通过使用XPS中的定制IP向导(ipwiz)，为已经存在的ARM PS 系统添加用户自定IP(Custom IP )，了解AXI Lite IP基本结构，... 阅读全文
Verilog 状态机写法
2014-08-23 16:18 by 钧天, 841 阅读, 收藏,
摘要：
状态机是时序电路的万能钥匙，所有时序电路都能通过状态机实现。以前写程序时喜欢用一段式状态机，现在流行用三段式。好象三段时也没多大优点。在CPLD中寄存器较少，个人感觉用一段式也可以，主要是省资源。时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有... 阅读全文
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