摘要：随着软件的功能需求越来越复杂，C语言不足以解决现有的问题，于是C++被发明了；C++的指针漫天飞，对内存的处理过于复杂，于是Java被发明了；芯片的功能不断地扩大，Verilog不足以应对日益复杂的芯片设计和验证，于是SystemVerilog被发明了。 SystemVerilog结合了来自 Verilog、VHDL、C++的概念，还有验证平台语言（OpenVera和e... 阅读全文

摘要：Spyglass工具有五大模块： lint, CDC(多时钟域检查), LP（低功耗)，Constraint(约束)，DFT(可测试性)。 一，在RTL层面上预估芯片性能，从而引导设计人员开发出更加优化的RTL代码 SpyGlass平台针对VERILOG和VHDL用先进的静态和动态分析来检查和诊断设计中可能存在的潜在问题，然后用其分析和追踪引擎来追踪问题的根源，最后给出一个解决问题的方法和建议。... 阅读全文

摘要：top testbench在top_tb中包含进所有的文件，将DUT放在top_tb中（例化DUT），连接好各个端口，提供clk时钟和rst_n复位信号。最主要的是要给组件中的虚接口设置接口，一般是给driver和monitor的虚接口例化接口。初始化run_test()使其自动启动UVM仿真。用c 阅读全文

摘要：Cadence关于UVM的简单介绍，包括UVM的各个方面。有中文和英文两种版本。 UVM SV Basics 1 – Introduction UVM SV Basics 2 – DUT Example UVM SV Basics 3 – UVM Environment UVM SV Basics 4 – Interface UVC UVM SV Basics 5 – Collector UVM ... 阅读全文

摘要：1. 类: 面向对象基础传统的面向对象编程与systemverilog类的特点，类的定义，成员与方法，构造函数，对象的复制和深/浅拷贝，父类/子类关系，类的继承，作用域的规则，对象的句柄以及赋值，方法的扩展和重写，local/protected关键字，虚基类，虚方法，虚接口。 2. UVM基础 ：UVM的发展历史，可配置的测试组件，类库结构，UVM核心基类的介绍，include/macro，U... 阅读全文

摘要：随着各种设计变得越来越复杂，采用受约束的随机测试方法（CRT）是对它们进行全面验证的唯一有效途径。无论是随机的还是定向的激励，都要使用覆盖率来度量测试进行的程度。 覆盖率的类型 覆盖率是衡量设计验证完成程度的一个通用词。随着测试逐步覆盖各种合理的组合，仿真过程会慢慢勾画出你的设计情况，覆盖率工具会在仿真过程中收集信息，然后进行后续处理并得倒覆盖率报告。通过覆盖率报告找出覆盖率盲区，然后修改现有测试... 阅读全文

摘要：回归测试是软件测试的一种，旨在检验软件原有功能在修改后是否保持完整。 回归测试是指修改了旧代码后，重新进行测试以确认修改没有引入新的错误或导致其他代码产生错误。自动回归测试将大幅降低系统测试、维护升级等阶段的成本。回归测试作为软件生命周期的一个组成部分，在整个软件测试过程中占有很大的工作量比重，软件 阅读全文

摘要：人们通常用benchmark 来衡量CPU的性能，常见的benchmark有dhrystone和coremark. 由于dhrystone 受编译器影响比较大，所以，结果不是很准确，现在大多采用coremark，但dhrystone 这种最古老的性能评价方式因广为熟悉，所以还是被保留了下来。而手机处理器常见的跑分软件有安兔兔，360跑分王等。 一般在CPU处理中最消... 阅读全文