2013年10月15日
关于FPGA（verilog）电平检测模块的易错点分析
摘要： 1 reg F1,F2; // F2 Previous State, F1 Current State 2 always@(posedge CLK or negedge RSTn) 3 if(!RSTn) 4 begin 5 ... 阅读全文
posted @ 2013-10-15 10:30 宋桓公 阅读(2103) 评论(0) 推荐(0)