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主触发器打开时，从触发器存储的是主触发器打开前的值， 从触发器打开时，主触发器存储的是主触发器的最后一个值 D触发器下降沿S是0，那么对Q的操作一定是置0；但SR触发器最后下降沿时刻是0，可能是保持状态，这保持的是哪个状态就受主触发器在一个周期内咋变化影响了。 屏蔽掉电平期间数据的影响：SR的保持特 阅读全文
posted @ 2021-09-25 23:17
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上图中跟时钟信号配合的叫同步信号，跟时钟配合无关叫异步信号。 D触发器q接个反向器然后接回d，猴子控制clk，按一下clk,q就变为q' 但凡电平触发的触发器都可以构成主从结构 主从结构的触发器又叫脉冲触发。 变化发生在主从触发器变化的那一刻。 阅读全文
posted @ 2021-09-25 20:45
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凌动开关技术分析 - 知乎 (zhihu.com) LOAD信号：就是确定采样时间点，后续时序电路的主要设计思路就是采样比较（因为再数字系统中，线上的信号并非都是有效信号） 将要存的数放进去之后，Sd和Rd都可以置0了。 Sd是置1端，Rd是置0端 Qn+1或Q*是现在我要看的Q输出的状态（次态）， 阅读全文
posted @ 2021-09-25 16:37
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EDA厂商：Cadence/Mentor/Synopsys 更新: mentor已经被西门子收购了 建议新手用AD，后续用其他的。FPGA软件先用quartus，后续再用赛灵思的 Multisim不太适合仿真大规模电路，设计参数时很多参数做死了的，模拟电路仿真推荐用PSpice 为啥不用ise/vi 阅读全文
posted @ 2021-09-25 16:36
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F接CI，因为求补码是取反加一，F为1的时候因为接在CI口，所以相当于加了一 去方实现：用一个数据选择器，一端接原变量，一端接反变量，由F来进行选择。 0和1异或0都不变，异或1则取反 A+B求出来原码，A-B求出来补码。 按位与(&)，或(|)，异或(^)，取反(~)，左移(<<)，右移(>>) 阅读全文
posted @ 2021-09-25 15:42
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当一个器件是低电平有效时，将多个端放在一起再运算出多个端的时候，用与门，与门对低电平敏感。 当一个器件是高电平有效时，将多个端放在一起再运算出多个端的时候，用或门，或门对高电平敏感。 就是，输入AB的组合有4行，输出的一列是01组成的，那么输出的种类就是2的4次方，即16种，也就有16张卡诺图。 准 阅读全文
posted @ 2021-09-25 11:56
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posted @ 2021-09-24 20:22
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posted @ 2021-09-24 11:07
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posted @ 2021-09-24 00:28
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一文看懂VHDL和Verilog有何不同 - 知乎 (zhihu.com) 阅读全文
posted @ 2021-09-23 22:19
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